公开(公告)号：CN1929125A

公开(公告)日：2007-03-14

申请号：CN200610008517.0

申请日：2006-02-16

Applicant: 富士通株式会社

Inventor： 大冢敏志 ,  泽田丰治 ,  须贺真人 ,  长山准 ,  佐藤元伸 ,  铃木贵志

IPC: H01L23/525 ,  H01L21/768

Abstract: 一种保险丝包括：包含硅层的互连部分(14)；连接至该互连部分(14)的一端的接触部分(20b)；以及连接至该互连部分(14)的另一端并包含金属材料的接触部分(20a)。电流从接触部分(20b)流向接触部分(20a)，以使接触部分(20a)的金属材料迁移至该硅层，从而改变互连部分(14)与接触部分(20a)之间的接触电阻。

公开(公告)号：CN1677661A

公开(公告)日：2005-10-05

申请号：CN200410068754.7

申请日：2004-09-06

Applicant: 富士通株式会社

Inventor： 柄泽章孝 ,  大冢敏志

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/027

CPC classification number: H01L23/5227 ,  H01L21/7684 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在支撑衬底的表面上设定第一区、围绕第一区的环形第二区和围绕第二区的第三区。第一布线层位于支撑衬底上。在第三区中形成布线，在第二区中形成空置图案，并且不在第一区中形成导电图案。在第一布线层上且在第一区中设置功能元件。

公开(公告)号：CN1645607A

公开(公告)日：2005-07-27

申请号：CN200410054930.1

申请日：2004-07-21

Applicant: 富士通株式会社

Inventor： 佐藤元伸 ,  泽田丰治 ,  大冢敏志

IPC: H01L23/525 ,  H01L21/768 ,  H01L21/82

CPC classification number: H01L27/10 ,  H01L23/3192 ,  H01L23/5258 ,  H01L23/564 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件包括一层间绝缘膜18，其形成在衬底10上；一熔丝26，其埋置在层间绝缘膜18中以及一覆盖膜30，其形成在层间绝缘膜18上并且其中形成有向下至熔丝26的开口。形成的层间绝缘膜18与开口中的熔丝26的侧壁接触，由此熔丝26由层间绝缘膜18支撑，从而防止图形倒塌和图形散开。可以防止熔丝的大范围散开，并且可以小间距设置熔丝。

公开(公告)号：CN101110395A

公开(公告)日：2008-01-23

申请号：CN200710136626.5

申请日：2007-07-18

Applicant: 富士通株式会社

Inventor： 野村浩 ,  大冢敏志 ,  鹰尾义弘

IPC: H01L23/00 ,  H01L21/00 ,  G03F1/14

CPC classification number: H01L23/564 ,  H01L23/522 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及其制造方法。所述半导体器件具有多个芯片，包括分别环绕所述多个芯片的多个第一防潮环、环绕全部多个芯片的第二防潮环以及将所述多个芯片彼此连接的导线。根据本发明，通过仅为一个光刻版设置多个相同芯片，随后沿着用于切割工艺的划片线配置多种防潮环，即能以对光刻版的最少改动，实现单核器件和多核器件的制造。

公开(公告)号：CN101207108A

公开(公告)日：2008-06-25

申请号：CN200710167851.5

申请日：2007-10-26

Applicant: 富士通株式会社

Inventor： 渡边健一 ,  中村友二 ,  大冢敏志

IPC: H01L23/522

CPC classification number: H01L23/481 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种具有多层互连结构的半导体器件，多层互连结构至少包括第一互连层和该第一互连层上的第二互连层，第一互连层包括嵌入在第一层间绝缘膜中并构成互连图案的一部分的第一导体图案以及嵌入在第一层间绝缘膜中的第二导体图案，第二互连层包括嵌入在第二层间绝缘膜中并构成所述互连图案的一部分的第三导体图案，第三导体图案具有在与第三导体图案相同的层中延伸的延伸部，第三导体图案通过第一通路塞在延伸部的第一区域与第一导体图案电连接，延伸部通过比第一通路塞的直径小的第二通路塞在相对于第一区域更远或更近第三导体图案的第二区域与第二导体图案接触，该第三导体图案的延伸部、该第一通路塞和第二通路塞与第二层间绝缘膜构成双镶嵌结构。

公开(公告)号：CN100378988C

公开(公告)日：2008-04-02

申请号：CN200410054930.1

申请日：2004-07-21

Applicant: 富士通株式会社

Inventor： 佐藤元伸 ,  泽田丰治 ,  大冢敏志

IPC: H01L23/525 ,  H01L21/768 ,  H01L21/82

CPC classification number: H01L27/10 ,  H01L23/3192 ,  H01L23/5258 ,  H01L23/564 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件包括一层间绝缘膜(18)，其形成在衬底(10)上；一熔丝(26)，其埋置在层间绝缘膜(18)中以及一覆盖膜(30)，其形成在层间绝缘膜(18)上并且其中形成有向下至熔丝(26)的开口。形成的层间绝缘膜(18)与开口中的熔丝(26)的侧壁接触，由此熔丝(26)由层间绝缘膜(18)支撑，从而防止图形倒塌和图形散开。可以防止熔丝的大范围散开，并且可以小间距设置熔丝。

公开(公告)号：CN100373610C

公开(公告)日：2008-03-05

申请号：CN200410068754.7

申请日：2004-09-06

Applicant: 富士通株式会社

Inventor： 柄泽章孝 ,  大冢敏志

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/027

CPC classification number: H01L23/5227 ,  H01L21/7684 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种多层布线结构，其中，在支撑衬底上方设定第一区、围绕第一区的环形第二区和围绕第二区的第三区；第一布线层位于支撑衬底上，在第一布线层的位于第三区的部分中形成布线，在第一布线层的位于第二区的部分中形成虚设图案，并且不在第一布线层的位于第一区的部分中形成导电图案；在第一布线层上且在第一区中设置功能元件。

公开(公告)号：CN1701418A

公开(公告)日：2005-11-23

申请号：CN200480000923.1

申请日：2004-01-23

Applicant: 富士通株式会社

Inventor： 大冢敏志

IPC: H01L21/301 ,  H01L21/3205

CPC classification number: H01L21/78 ,  H01L21/76801 ,  H01L21/76808 ,  H01L21/76811 ,  H01L21/76819 ,  H01L21/76838 ,  H01L23/522 ,  H01L23/585 ,  H01L24/03 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05554 ,  H01L2224/05567 ,  H01L2224/05624 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01021 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01038 ,  H01L2924/0105 ,  H01L2924/01059 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/05042 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2224/05552

Abstract: 本发明提供一种合格率高、能够切割划线区的半导体器件的制造方法。该半导体器件的制造方法包括：(a)准备半导体晶片的工序，该半导体晶片包括形成半导体元件的多个芯片区、以及分离上述多个芯片区且内含切断用切割区的划线区，并且在上述划线区内的比切割区靠外侧的部分上以包围各芯片区的方式界定出沟槽形成区；(b)在上述半导体晶片的上方，配置交替地形成有层间绝缘膜和布线层的多层布线结构及虚设布线的工序；(c)覆盖上述多层布线结构而形成包括钝化层的覆盖层的工序；(d)在上述沟槽形成区中，从上方至少贯通上述钝化层而形成包围上述多个芯片区的各个芯片区的沟槽的工序。

公开(公告)号：CN100385627C

公开(公告)日：2008-04-30

申请号：CN200480000923.1

申请日：2004-01-23

Applicant: 富士通株式会社

Inventor： 大冢敏志

IPC: H01L21/301 ,  H01L21/3205

Abstract: 本发明提供一种合格率高、能够切割划线区的半导体器件的制造方法。该半导体器件的制造方法包括：(a)准备半导体晶片的工序，该半导体晶片包括形成半导体元件的多个芯片区、以及分离上述多个芯片区且内含切断用切割区的划线区，并且在上述划线区内的比切割区靠外侧的部分上以包围各芯片区的方式界定出沟槽形成区；(b)在上述半导体晶片的上方，配置交替地形成有层间绝缘膜和布线层的多层布线结构及虚设布线的工序；(c)覆盖上述多层布线结构而形成包括钝化层的覆盖层的工序；(d)在上述沟槽形成区中，从上方至少贯通上述钝化层而形成包围上述多个芯片区的各个芯片区的沟槽的工序。