公开(公告)号：CN1879218A

公开(公告)日：2006-12-13

申请号：CN200380110707.8

申请日：2003-12-25

Applicant: 富士通株式会社

Inventor： 鹰尾义弘

IPC: H01L27/092

CPC classification number: H01L29/045 ,  H01L21/823807 ,  H01L21/823828 ,  H01L29/7842 ,  H01L29/7843

Abstract: 在各个p沟道MOS晶体管及n沟道MOS晶体管中，将沟道方向设定为 方向，在STI型元件分离结构上形成积蓄了拉伸应力的第一应力补偿膜，进而，在硅基板上以覆盖元件分离结构的方式形成积蓄了拉伸应力的第二应力补偿膜。

公开(公告)号：CN1734769A

公开(公告)日：2006-02-15

申请号：CN200510004566.2

申请日：2005-01-17

Applicant: 富士通株式会社

Inventor： 菅谷慎二 ,  桥本浩一 ,  鹰尾义弘

IPC: H01L27/10 ,  H01L21/8242 ,  H01L21/8244

CPC classification number: H01L27/1087 ,  H01L21/76229 ,  H01L27/0629 ,  H01L27/10829 ,  H01L29/66181 ,  H01L29/945

Abstract: 本发明提供一种半导体器件及其制造方法，该半导体器件包括：半导体衬底(10)，沟槽(16a)和沟槽(16b)形成于该衬底中；掩埋在沟槽(16a)中的器件隔离膜(32a)，其包括衬膜，该衬膜包括氮化硅膜(20)和二氧化硅基绝缘材料的绝缘膜(28)；掩埋在沟槽(16b)的底部中的器件隔离膜(32b)；以及电容器，其形成于该第二沟槽(16b)的上部的侧壁上，并且该电容器包括作为第一电极的杂质扩散区域(40)、二氧化硅基绝缘膜的电容器介电膜(43)、和第二电极(46)。本发明允许使用具有这种结构的逻辑LSI，该结构能控制将要由沟槽隔离施加的机械应力和将要被混合的存储器元件，而不会降低存储器元件的特性。

公开(公告)号：CN1257551C

公开(公告)日：2006-05-24

申请号：CN200310123588.1

申请日：2003-12-26

Applicant: 富士通株式会社

Inventor： 鹰尾义弘

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L27/0203 ,  H01L21/76895 ,  H01L23/5226 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体器件，包括：埋入在下绝缘膜中形成的互连槽中的互连，和上绝缘膜，上绝缘膜具有形成的下至互连的一个端部的接触孔。使用具有主互连部分100和延伸部分104的设计图形形成互连槽，延伸部分104设置在用于形成互连的主互连部分100的一个端部并按垂直于主互连部分100的延伸方向延伸。

公开(公告)号：CN1512576A

公开(公告)日：2004-07-14

申请号：CN200310123588.1

申请日：2003-12-26

Applicant: 富士通株式会社

Inventor： 鹰尾义弘

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L27/0203 ,  H01L21/76895 ,  H01L23/5226 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体器件，包括：埋入在下绝缘膜中形成的互连槽中的互连，和上绝缘膜，上绝缘膜具有形成的下至互连的一个端部的接触孔。使用具有主互连部分100和延伸部分104的设计图形形成互连槽，延伸部分104设置在用于形成互连的主互连部分100的一个端部并按垂直于主互连部分100的延伸方向延伸。

公开(公告)号：CN101110395A

公开(公告)日：2008-01-23

申请号：CN200710136626.5

申请日：2007-07-18

Applicant: 富士通株式会社

Inventor： 野村浩 ,  大冢敏志 ,  鹰尾义弘

IPC: H01L23/00 ,  H01L21/00 ,  G03F1/14

CPC classification number: H01L23/564 ,  H01L23/522 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及其制造方法。所述半导体器件具有多个芯片，包括分别环绕所述多个芯片的多个第一防潮环、环绕全部多个芯片的第二防潮环以及将所述多个芯片彼此连接的导线。根据本发明，通过仅为一个光刻版设置多个相同芯片，随后沿着用于切割工艺的划片线配置多种防潮环，即能以对光刻版的最少改动，实现单核器件和多核器件的制造。

公开(公告)号：CN1213482C

公开(公告)日：2005-08-03

申请号：CN02118422.4

申请日：2002-04-24

Applicant: 富士通株式会社

Inventor： 鹰尾义弘

IPC: H01L27/10 ,  H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L27/1104 ,  Y10S257/903

Abstract: 多个重复单元中的每一个包括多个存储单元。第二导电型阱形成在半导体基片的表面层上，该表面层在多个重复单元上延伸。在第二导电型阱中，提供多个重复单元的第一导电型沟道MOS晶体管。第二导电型阱抽头区被形成在每个重复单元中的一个存储单元中，并且在第二导电型阱中。在具有第二导电型阱抽头区的存储单元中或者在与所述存储单元相邻的存储单元中，提供一个层间连接部件。该层间连接部件连接到一个第一导电型沟道MOS晶体管的源区，以及连接到相应的第二导电型阱抽头区。

公开(公告)号：CN1423333A

公开(公告)日：2003-06-11

申请号：CN02118422.4

申请日：2002-04-24

Applicant: 富士通株式会社

Inventor： 鹰尾义弘

IPC: H01L27/10 ,  H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L27/1104 ,  Y10S257/903

Abstract: 多个重复单元中的每一个包括多个存储单元。第二导电型阱形成在半导体基片的表面层上,该表面层在多个重复单元上延伸。在第二导电型阱中,提供多个重复单元的第一导电型沟道MOS晶体管。第二导电型阱抽头区被形成在每个重复单元中的一个存储单元中,并且在第二导电型阱中。在具有第二导电型阱抽头区的存储单元中或者在与所述存储单元相邻的存储单元中,提供一个层间连接部件。该层间连接部件连接到一个第一导电型沟道MOS晶体管的源区,以及连接到相应的第二导电型阱抽头区。