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公开(公告)号：CN117169260A
公开(公告)日：2023-12-05
申请号：CN202311143966.6
申请日：2023-09-05
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G01N23/20008 , G01N1/28 , G01N1/32
Abstract: 本申请提供一种有铅合金的EBSD样品制备方法、装置、电子设备和存储介质，其中，有铅合金的EBSD样品制备方法包括控制自动研磨机对切片样品进行研磨和抛光等步骤，其中，切片样品基于有铅合金制成，自动研磨机的样品重量调整范围为0‑600克，切片样品在研磨和抛光过程中的增量为100克，自动研磨机的材料去除率为1微米，自动研磨机的研磨方式为摆动研磨，自动研磨机的抛光方式为变速旋转抛光、振荡抛光和负荷控制抛光。本申请能够实现有铅合金的EBSD样品的自动制备，与现有技术相比，本申请具有研磨力度均匀、磨削厚度可控和能够适应材料之间的软硬差别等优点，进而能够提高切片样本的研磨精度，从而得到符合要求的EBSD样品。
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公开(公告)号：CN116623182A
公开(公告)日：2023-08-22
申请号：CN202310616261.5
申请日：2023-05-29
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
Abstract: 本发明涉及一种界面合金共化物刻蚀液、刻蚀方法和制样方法。界面合金共化物刻蚀液包括以下体积分数的原料：氨水45％～55％和双氧水45％～55％；其中，所述氨水的质量分数为25％～28％，所述双氧水的质量分数为30％～50％。该刻蚀溶液仅通过一次刻蚀就能同时刻蚀界面合金共化物中的锡、铜、银、铅、金、镍等多种金属，并使各金属界面暴露出清晰分明的内部纹理，有利于后续进行电路板的可靠性分析。该界面合金共化物刻蚀液的原料简单、成本低廉、配制方便、刻蚀时间短，适用于界面合金共化物的大批量快速实验。
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公开(公告)号：CN115900554A
公开(公告)日：2023-04-04
申请号：CN202211092367.1
申请日：2022-09-08
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G01B11/02
Abstract: 本申请提供一种半导体器件的多层铜线路检测方法，该方法包括对待分析半导体器件的金属盖进行处理，以去除待分析半导体器件的金属盖；基于切片机对去金属盖的待分析半导体器件进行切割处理；基于暴露的第一层线路的图像检测第一层线路的宽度和长度；对待分析半导体器件进行抛光，直至待分析半导体器件的第二层线路暴露；基于蚀刻液对待分析半导体器件进行蚀刻处理，以去除铜延展部分；第二层线路的图像对第二层线路的宽度和长度进行检测；测待分析半导体器的所有线路层的宽度和长度。本申请能够检测半导体多层线路的宽度和长度，同时能够克服铜延展对线路的宽度和长度检测的影响，从而能够提高线路的宽度和长度的检测精度。
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公开(公告)号：CN113900008A
公开(公告)日：2022-01-07
申请号：CN202111079609.9
申请日：2021-09-15
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
Abstract: 本发明提供一种测试结构及测试方法，测试结构包括：多条射频链路，各所述射频链路均包括多个焊点以及位于相邻焊点之间与焊点相连接的传输线；不同所述射频链路中至少一处对应的所述传输线的长度不同。对测试结构中的各射频链路进行阻抗测试，以得到各射频链路的阻抗‑时间曲线，根据阻抗‑时间曲线和各射频链路的结构可以识别出长度不同的传输线，从而识别出各射频链路中的焊点和传输线，如果此时有射频链路中存在失效点，由于焊点和传输线已经识别出来，就可以实现对失效点的精确定位，准确分析器件失效位置，满足新型射频器件研制以及应用可靠性研究需求。
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公开(公告)号：CN114332859B
公开(公告)日：2025-05-13
申请号：CN202111677451.5
申请日：2021-12-31
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G06V20/69 , G06V10/26 , G06N3/0464 , G06N3/084 , G06V10/764 , G06V10/82
Abstract: 本申请涉及一种合金显微组织识别模型构建以及识别方法、装置、计算机设备和存储介质。所述方法包括：获取不同应力和热处理状态的合金显微组织图像，通过图像分割，将获得的γ’相显微组织图像集输入至预置卷积神经网络模型进行训练，获得合金显微组织图像的卷积神经网络模型。在进行应用识别时，将获得的待测γ’相显微组织图像集输入至合金显微组织图像的卷积神经网络模型，获得待测合金显微组织图像对应的应力和热处理状态线性分类结果。采用本方法能够提高合金显微组织识别效率。
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Patent Agency Ranking
公开(公告)号：CN113358934A
公开(公告)日：2021-09-07
申请号：CN202110683370.X
申请日：2021-06-18
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
Abstract: 本申请提供一种BGA链路的直流电阻和射频阻抗同步在线监测装置及方法，所述装置包括待监测BGA样品、阻抗转换夹具、矢量网络分析仪及直流电阻测试仪，待监测BGA样品装夹于阻抗转换夹具上，并与阻抗转换夹具电性连接；待监测BGA样品通过阻抗转换夹具与矢量网络分析仪连接，矢量网络分析仪用于监测待监测BGA样品射频链路的TDR阻抗信号；待监测BGA样品通过阻抗转换夹具与直流电阻测试仪连接，直流电阻测试仪用于采集待监测BGA样品直流链路的电阻信号。本申请BGA链路的直流电阻和射频阻抗同步在线监测装置及方法，可以实现BGA链路的直流电阻和射频阻抗同步在线监测，并且，还能降低监测所需耗费的成本，减小测试误差，保障测试效果。
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公开(公告)号：CN116401850A
公开(公告)日：2023-07-07
申请号：CN202310326580.2
申请日：2023-03-29
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G06F30/20 , G06F30/27 , G06F119/08
Abstract: 本申请涉及一种叠层封装芯片结温预测方法、装置、计算机设备和存储介质。属于计算机技术领域，所述方法包括：基于叠层封装芯片中各组件的组件热阻、各层芯片到空气之间的热阻，以及叠层封装芯片中的底层芯片与关联基板组件的扩散热阻，确定叠层封装芯片中各层芯片的自身热阻和耦合热阻，再基于叠层封装芯片中各层芯片的自身热阻和耦合热阻，确定叠层封装芯片的热阻表示，最后基于叠层封装芯片的热阻表示、环境温度和各层芯片的功率，预测叠层封装芯片的结温，考虑更加全面，使得预测得到的叠层封装芯片结温结果更加准确，并且本申请相较于传统的结温预测方法，无需利用仿真技术，预测难度更低，大幅提高了叠层封装芯片结温预测效率。
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公开(公告)号：CN114800107B
公开(公告)日：2022-12-09
申请号：CN202210736420.0
申请日：2022-06-27
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
Abstract: 本发明涉及一种芯片去层调节装置及制样方法，其特征在于，芯片去层调节装置包括：底座；高度调节件，高度调节件与底座活动连接，高度调节件用于调整芯片样本相对于底座的高度；位置调节件，位置调节件与高度调节件连接，其中，底座具有夹持表面，夹持表面与位置调节件的一端相对，位置调节件与夹持表面之间形成夹持空间，夹持空间用于夹持芯片样品，位置调节件用于调整芯片样本在夹持表面上的夹持位置。通过调节位置调节件到底座的夹持表面的间距，实现对夹持空间大小的调节并调整芯片样本在夹持表面上的夹持位置，保证对芯片样品研磨时能同时研磨到待观察面的多层断面；通过调节高度调节件，实现对芯片样品每次研磨量的控制调节，保证研磨质量。
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公开(公告)号：CN113900008B
公开(公告)日：2025-03-07
申请号：CN202111079609.9
申请日：2021-09-15
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
Abstract: 本发明提供一种测试结构及测试方法，测试结构包括：多条射频链路，各所述射频链路均包括多个焊点以及位于相邻焊点之间与焊点相连接的传输线；不同所述射频链路中至少一处对应的所述传输线的长度不同。对测试结构中的各射频链路进行阻抗测试，以得到各射频链路的阻抗‑时间曲线，根据阻抗‑时间曲线和各射频链路的结构可以识别出长度不同的传输线，从而识别出各射频链路中的焊点和传输线，如果此时有射频链路中存在失效点，由于焊点和传输线已经识别出来，就可以实现对失效点的精确定位，准确分析器件失效位置，满足新型射频器件研制以及应用可靠性研究需求。
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公开(公告)号：CN118473407A
公开(公告)日：2024-08-09
申请号：CN202410589700.2
申请日：2024-05-13
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: H03M1/10
Abstract: 本申请涉及一种芯片测试装置和方法。芯片测试装置包括测试母板和多个测试子板；测试母板包括控制组件和电源组件；测试子板包括供电端和连接组件；其中，不同的测试子板中的连接组件用于连接不同的待测试芯片；其中，电源组件分别与各测试子板中的供电端连接，以在控制组件的控制下为各测试子板中的待测试芯片提供所需的测试电压。采用本申请，通过电源组件分别与各测试子板中的供电端连接不同的待测试芯片，避免了每个待测试芯片都需要单独的测试装置，降低了芯片测试成本。
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