公开(公告)号：CN1449058A

公开(公告)日：2003-10-15

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n－型高阻抗外延层(50)；在n－型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n－型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n－型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN1416178A

公开(公告)日：2003-05-07

申请号：CN02130376.2

申请日：2002-05-09

Applicant: 株式会社东芝

Inventor： 安原纪夫 ,  中村和敏 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/7835 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/1045 ,  H01L29/1087 ,  H01L29/4175 ,  H01L29/41766 ,  H01L29/4238

Abstract: 本发明的半导体器件包括：形成在半导体衬底表面上的第一导电型的半导体表层；第二导电型源极层；第二导电型漏极层；栅电极；元件侧连接部，与源极层邻接，电阻小于半导体表层，选择地形成在半导体表层上，不到达源极层和漏极层之间的沟道以及半导体衬底；接触侧连接部，与元件侧连接部邻接，电阻小于半导体表层，选择地形成在半导体表层，到达半导体衬底；连接源极层、元件侧连接部和所述接触侧连接部的源电极；位于半导体衬底背面的背面电极。

公开(公告)号：CN108417614B

公开(公告)日：2022-01-18

申请号：CN201710659295.7

申请日：2017-08-04

Applicant: 株式会社东芝

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/06 ,  H01L29/739

Abstract: 有关实施方式的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极及第3电极。第1区域具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域及栅极电极。第2区域具有第2导电型的第5半导体区域、第2导电型的第6半导体区域及第1导电型的第7半导体区域。第1区域和第2区域交替地设置。第8半导体区域与多个第1半导体区域电连接。第3电极具有隔着第1绝缘层设在第10半导体区域之上的布线部。

公开(公告)号：CN108417614A

公开(公告)日：2018-08-17

申请号：CN201710659295.7

申请日：2017-08-04

Applicant: 株式会社东芝

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/06 ,  H01L29/739

CPC classification number: H01L27/0664 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/8613

Abstract: 有关实施方式的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极及第3电极。第1区域具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域及栅极电极。第2区域具有第2导电型的第5半导体区域、第2导电型的第6半导体区域及第1导电型的第7半导体区域。第1区域和第2区域交替地设置。第8半导体区域与多个第1半导体区域电连接。第3电极具有隔着第1绝缘层设在第10半导体区域之上的布线部。

公开(公告)号：CN103681665B

公开(公告)日：2016-12-28

申请号：CN201310375874.0

申请日：2013-08-26

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  中村和敏 ,  押野雄一 ,  二宫英彰 ,  池田佳子

IPC: H01L27/06

CPC classification number: H01L29/7393 ,  H01L29/0696 ,  H01L29/36 ,  H01L29/66348 ,  H01L29/7397

Abstract: IGBT区域设在第1电极上，作为IGBT发挥功能。二极管区域设在第1电极上，作为二极管发挥功能。边界区域设在IGBT区域与二极管区域之间，邻接于IGBT区域和二极管区域。第1导电型的集电区层设于IGBT区域及边界区域，在IGBT区域作为IGBT的集电区发挥功能。第2导电型的阴极层与集电区层分开设置在二极管区域，作为二极管的阴极发挥功能。第2导电型的漂移层在IGBT区域、边界区域以及二极管区域中设在集电区层及阴极层的与第1电极相反的一侧。第1导电型的扩散层在边界区域设在漂移层的与第1电极相反的一侧。

公开(公告)号：CN104518015A

公开(公告)日：2015-04-15

申请号：CN201410017484.0

申请日：2014-01-14

Applicant: 株式会社东芝

Inventor： 下条亮平 ,  中村和敏 ,  小仓常雄 ,  末代知子

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/417

CPC classification number: H01L29/0619 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/7397

Abstract: 本发明提供能够实现开关动作高速化的半导体装置，包括第一～第五半导体区域、多个控制电极、多个导电部、第一、第二绝缘膜、第一、第二电极。多个控制电极在第一半导体区域相互分离地设置。多个导电部设置在第一控制电极和第二控制电极之间。第二半导体区域设置在第一半导体区域。第三半导体区域设置在第二半导体区域。第四半导体区域设置在第一及第二半导体区域之间。第五半导体区域设置在第一半导体区域的与第二半导体区域相反的一侧。第一绝缘膜设置在各个控制电极与第一～第四半导体区域之间。第二绝缘膜设置在各个导电部与第一、第二及第四半导体区域之间。第一电极与第二、第三半导体区域及多个导电部导通。第二电极与第五半导体区域导通。

公开(公告)号：CN103681882A

公开(公告)日：2014-03-26

申请号：CN201310070350.0

申请日：2013-03-06

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  押野雄一 ,  二宮英彰 ,  中村和敏

IPC: H01L29/868 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L29/7397 ,  H01L29/0626 ,  H01L29/0688 ,  H01L29/0834 ,  H01L29/36 ,  H01L29/407 ,  H01L29/47 ,  H01L29/868

Abstract: 本发明提供破坏耐受量较高的电力半导体装置。电力半导体装置具备第一导电型的第一半导体层、第二导电型的第二半导体层、一对导电体、第二导电型的第三半导体层、第一导电型的第四半导体层、第一电极和第二电极。第一半导体层具有第一表面和第二表面，具有第一区域。第二半导体层在第一区域设在第一半导体层的第一表面。一对导电体设在一对第一沟槽内。第三半导体层在一对导电体之间设在第二半导体层的与第一半导体层相反侧的表面，具有第二导电型的杂质的浓度。第四半导体层在第一区域设在第一半导体层的第二表面上，且与其电连接，具有第一导电型的杂质的浓度。第一电极隔着层间绝缘膜设在一对导电体上。第二电极与第四半导体层电连接。

公开(公告)号：CN103681786A

公开(公告)日：2014-03-26

申请号：CN201310386727.3

申请日：2013-08-30

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子 ,  押野雄一 ,  池田佳子 ,  中村和敏 ,  下条亮平

IPC: H01L29/06 ,  H01L29/36

CPC classification number: H01L29/36 ,  H01L29/0626 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/083 ,  H01L29/0834 ,  H01L29/0839 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/402 ,  H01L29/7393 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7806 ,  H01L29/7839 ,  H01L29/861 ,  H01L29/872

Abstract: 实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体层，设置于所述第1电极与所述第2电极之间，与所述第1电极进行欧姆接触；第1导电型的第2半导体层，包括设置于所述第1半导体层与所述第2电极之间的部分和设置于所述第1电极与所述第2电极之间并与所述第1电极进行肖特基接触的部分，所述第2半导体层的有效杂质浓度比所述第1半导体层的有效杂质浓度低；第1导电型的第3半导体层，设置于所述第2半导体层与所述第2电极之间，所述第3半导体层的有效杂质浓度比所述第2半导体层的有效杂质浓度低；以及第2导电型的第4半导体层，设置于所述第3半导体层与所述第2电极之间，与所述第2电极接触。

公开(公告)号：CN103681668A

公开(公告)日：2014-03-26

申请号：CN201310363266.8

申请日：2013-08-20

Applicant: 株式会社东芝

Inventor： 末代知子 ,  松田正 ,  中村和敏 ,  押野雄一

IPC: H01L27/07 ,  H01L27/082 ,  H01L29/423 ,  H01L29/739 ,  H01L29/40 ,  H01L29/861

CPC classification number: H01L29/7393 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/861

Abstract: 一种半导体装置，IGBT区域具有：第一导电型的集电极层，设置在第一电极的第一面侧；第二导电型的漂移层，设置在集电极层的与第一电极侧相反的一侧；第一导电型的体层，设置在漂移层的与第一电极侧相反的一侧；以及第二电极，经由第一绝缘膜，在第一电极和集电极层的层叠方向上延伸地设置于漂移层及体层。二极管区域具有：第二导电型的阴极层，设置在第一电极的第一面侧；漂移层，设置在阴极层的与第一电极侧相反的一侧；以及导电层，经由第二绝缘膜，在层叠方向上延伸地设置于漂移层及阳极层。第二电极和导电层离开规定距离。

公开(公告)号：CN103681664A

公开(公告)日：2014-03-26

申请号：CN201310375652.9

申请日：2013-08-26

Applicant: 株式会社东芝

Inventor： 押野雄一 ,  末代知子 ,  中村和敏 ,  三须伸一郎 ,  原琢磨

IPC: H01L27/06 ,  H01L29/40 ,  H01L21/8222 ,  H01L21/28

CPC classification number: H01L29/7393 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/0638 ,  H01L29/0653 ,  H01L29/0661 ,  H01L29/404 ,  H01L29/66325 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/861

Abstract: 本发明提供一种能够谋求微细化的电力用半导体装置的制造方法。在电力用半导体装置的制造方法中，以包含终端区域中的第一氧化膜以及第一扩散层的半导体基板的上表面的位置低于单元区域中的半导体基板的上表面的位置的方式，对终端区域中的半导体基板的上部、第一扩散层的上表面以及第一氧化膜的上表面进行刻蚀。此后，在半导体基板上形成第二氧化膜。以埋入电极的上表面的位置低于单元区域中的半导体基板的上表面的位置的方式，在第二氧化膜上，从第一区域上向单元区域侧，跨到第一扩散层上地形成埋入电极。