公开(公告)号：CN104241347A

公开(公告)日：2014-12-24

申请号：CN201410071801.7

申请日：2014-02-28

Applicant: 株式会社东芝

Inventor： 末代知子 ,  押野雄一 ,  河村圭子 ,  田中文悟

IPC: H01L29/739

CPC classification number: H01L29/404 ,  H01L29/0619 ,  H01L29/0661 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/66068 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/7393

Abstract: 本发明提供具有能够使耐压提高的终端结构的半导体装置。具有：第一导电型的第一半导体层；第一绝缘层，与所述第一半导体层相接而设置；第二导电型的第二半导体层，与所述第一绝缘层相接，设置于所述第一半导体层内；以及多个平坦的场板电极，设置于所述第一绝缘层内，距所述第一半导体层的距离不同，所述多个平坦的场板电极被周期性配置，周期性配置的所述场板电极中的、离单元区域最近的一个周期的所述场板电极与发射电极连接，与发射电极连接的所述场板电极的外侧的所述场板电极成为浮动部半导体装置。

公开(公告)号：CN103811561A

公开(公告)日：2014-05-21

申请号：CN201310397395.9

申请日：2013-09-04

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子 ,  押野雄一 ,  三须伸一郎 ,  池田佳子 ,  中村和敏

IPC: H01L29/868

CPC classification number: H01L27/0814 ,  H01L29/083 ,  H01L29/45 ,  H01L29/47 ,  H01L29/66136 ,  H01L29/7391 ,  H01L29/861 ,  H01L29/868 ,  H01L29/87

Abstract: 一种半导体装置，具备：第一电极；第一导电型的第一半导体层；比第一半导体层的杂质浓度低的第一导电型的第二半导体层；设置在第二半导体层的一部分上的第二导电型的第一半导体区域；与第一半导体区域相接的第二导电型的第二半导体区域；设置在第一半导体区域的至少一部分上的第二导电型的第三半导体区域；以及设置在第一半导体区域、第二半导体区域及第三半导体区域之上的第二电极。第三半导体区域的与第二电极的接触面上的杂质浓度比第一半导体区域的杂质浓度及第二半导体区域的与第二电极的接触面上的杂质浓度高。由第一半导体区域和第一半导体层夹着的第二半导体层的厚度比由第二半导体区域和第一半导体层夹着的第二半导体层的厚度薄。

公开(公告)号：CN105374866A

公开(公告)日：2016-03-02

申请号：CN201510096751.2

申请日：2015-03-04

Applicant: 株式会社东芝

Inventor： 田中文悟 ,  末代知子 ,  押野雄一

IPC: H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0696 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1004 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/407

Abstract: 实施方式的半导体装置包括：第二导电型的第一半导体区域、第一导电型的第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、第一栅极电极、第一区域、以及第二区域。第一栅极电极隔着第一绝缘膜而设置在第二半导体区域、第三半导体区域、以及第四半导体区域。第一区域设置在第二半导体区域中的第一半导体区域与第三半导体区域之间。第二区域设置在第二半导体区域中的第一区域与第一栅极电极之间。第二区域的第一导电型的载流子密度低于第一区域的第一导电型的载流子密度。

公开(公告)号：CN105321996A

公开(公告)日：2016-02-10

申请号：CN201510098087.5

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 末代知子 ,  押野雄一 ,  田中文悟

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/40 ,  H01L21/331

CPC classification number: H01L29/404 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0649 ,  H01L29/7397 ,  H01L29/66348

Abstract: 实施方式的半导体装置包括：第一导电型的第一半导体层；第二导电型的第二半导体层，在所述第一半导体层上设置在单元部与单元部外侧设置着的终端部的交界；第二导电型的第三半导体层，在所述第一半导体层上设置在所述终端部；第一绝缘层，在所述第一半导体层上设置在所述第三与第二半导体层之间；第二绝缘层，在所述第一半导体层上设置在相对于所述第三半导体层与所述第一绝缘层相反的侧；第一导电型的第四半导体层，设置在所述第一半导体层与所述第二绝缘层之间；层间绝缘膜，在所述第一半导体层上与所述第二、第三半导体层、所述第一、第二绝缘层相接而设置；以及多个场板电极，设置在所述层间绝缘膜内，与所述第一半导体层的距离彼此不同。

公开(公告)号：CN104078493A

公开(公告)日：2014-10-01

申请号：CN201310722167.4

申请日：2013-12-24

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  押野雄一

IPC: H01L29/47 ,  H01L29/872 ,  H01L21/329

CPC classification number: H01L27/0716 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2203 ,  H01L29/36 ,  H01L29/407 ,  H01L29/66143 ,  H01L29/861 ,  H01L29/872 ,  H01L29/47

Abstract: 实施方式的半导体装置包括第一电极、第一导电型的第一半导体区域、第一导电型的第二半导体区域、第二导电型的第三半导体区域、第二导电型的第四半导体区域、第二电极以及第一中间金属膜。第一半导体区域设在第一电极之上，具有第一杂质浓度。第二半导体区域设在第一半导体区域之上，具有比第一杂质浓度高的第二杂质浓度。第三半导体区域及第四半导体区域设在第二半导体区域之上。第三半导体区域具有第三杂质浓度。第四半导体区域具有比第三杂质浓度低的第四杂质浓度。第二电极设在第三半导体区域及第四半导体区域之上，与第三半导体区域欧姆接触。第一中间金属膜设在第二电极与第四半导体区域之间，与第四半导体区域进行肖特基接合。

公开(公告)号：CN103681665B

公开(公告)日：2016-12-28

申请号：CN201310375874.0

申请日：2013-08-26

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  中村和敏 ,  押野雄一 ,  二宫英彰 ,  池田佳子

IPC: H01L27/06

CPC classification number: H01L29/7393 ,  H01L29/0696 ,  H01L29/36 ,  H01L29/66348 ,  H01L29/7397

Abstract: IGBT区域设在第1电极上，作为IGBT发挥功能。二极管区域设在第1电极上，作为二极管发挥功能。边界区域设在IGBT区域与二极管区域之间，邻接于IGBT区域和二极管区域。第1导电型的集电区层设于IGBT区域及边界区域，在IGBT区域作为IGBT的集电区发挥功能。第2导电型的阴极层与集电区层分开设置在二极管区域，作为二极管的阴极发挥功能。第2导电型的漂移层在IGBT区域、边界区域以及二极管区域中设在集电区层及阴极层的与第1电极相反的一侧。第1导电型的扩散层在边界区域设在漂移层的与第1电极相反的一侧。

公开(公告)号：CN103681882A

公开(公告)日：2014-03-26

申请号：CN201310070350.0

申请日：2013-03-06

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  押野雄一 ,  二宮英彰 ,  中村和敏

IPC: H01L29/868 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L29/7397 ,  H01L29/0626 ,  H01L29/0688 ,  H01L29/0834 ,  H01L29/36 ,  H01L29/407 ,  H01L29/47 ,  H01L29/868

Abstract: 本发明提供破坏耐受量较高的电力半导体装置。电力半导体装置具备第一导电型的第一半导体层、第二导电型的第二半导体层、一对导电体、第二导电型的第三半导体层、第一导电型的第四半导体层、第一电极和第二电极。第一半导体层具有第一表面和第二表面，具有第一区域。第二半导体层在第一区域设在第一半导体层的第一表面。一对导电体设在一对第一沟槽内。第三半导体层在一对导电体之间设在第二半导体层的与第一半导体层相反侧的表面，具有第二导电型的杂质的浓度。第四半导体层在第一区域设在第一半导体层的第二表面上，且与其电连接，具有第一导电型的杂质的浓度。第一电极隔着层间绝缘膜设在一对导电体上。第二电极与第四半导体层电连接。

公开(公告)号：CN103681786A

公开(公告)日：2014-03-26

申请号：CN201310386727.3

申请日：2013-08-30

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子 ,  押野雄一 ,  池田佳子 ,  中村和敏 ,  下条亮平

IPC: H01L29/06 ,  H01L29/36

CPC classification number: H01L29/36 ,  H01L29/0626 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/083 ,  H01L29/0834 ,  H01L29/0839 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/402 ,  H01L29/7393 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7806 ,  H01L29/7839 ,  H01L29/861 ,  H01L29/872

Abstract: 实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体层，设置于所述第1电极与所述第2电极之间，与所述第1电极进行欧姆接触；第1导电型的第2半导体层，包括设置于所述第1半导体层与所述第2电极之间的部分和设置于所述第1电极与所述第2电极之间并与所述第1电极进行肖特基接触的部分，所述第2半导体层的有效杂质浓度比所述第1半导体层的有效杂质浓度低；第1导电型的第3半导体层，设置于所述第2半导体层与所述第2电极之间，所述第3半导体层的有效杂质浓度比所述第2半导体层的有效杂质浓度低；以及第2导电型的第4半导体层，设置于所述第3半导体层与所述第2电极之间，与所述第2电极接触。

公开(公告)号：CN103681668A

公开(公告)日：2014-03-26

申请号：CN201310363266.8

申请日：2013-08-20

Applicant: 株式会社东芝

Inventor： 末代知子 ,  松田正 ,  中村和敏 ,  押野雄一

IPC: H01L27/07 ,  H01L27/082 ,  H01L29/423 ,  H01L29/739 ,  H01L29/40 ,  H01L29/861

CPC classification number: H01L29/7393 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/861

Abstract: 一种半导体装置，IGBT区域具有：第一导电型的集电极层，设置在第一电极的第一面侧；第二导电型的漂移层，设置在集电极层的与第一电极侧相反的一侧；第一导电型的体层，设置在漂移层的与第一电极侧相反的一侧；以及第二电极，经由第一绝缘膜，在第一电极和集电极层的层叠方向上延伸地设置于漂移层及体层。二极管区域具有：第二导电型的阴极层，设置在第一电极的第一面侧；漂移层，设置在阴极层的与第一电极侧相反的一侧；以及导电层，经由第二绝缘膜，在层叠方向上延伸地设置于漂移层及阳极层。第二电极和导电层离开规定距离。

公开(公告)号：CN103681664A

公开(公告)日：2014-03-26

申请号：CN201310375652.9

申请日：2013-08-26

Applicant: 株式会社东芝

Inventor： 押野雄一 ,  末代知子 ,  中村和敏 ,  三须伸一郎 ,  原琢磨

IPC: H01L27/06 ,  H01L29/40 ,  H01L21/8222 ,  H01L21/28

CPC classification number: H01L29/7393 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/0638 ,  H01L29/0653 ,  H01L29/0661 ,  H01L29/404 ,  H01L29/66325 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/861

Abstract: 本发明提供一种能够谋求微细化的电力用半导体装置的制造方法。在电力用半导体装置的制造方法中，以包含终端区域中的第一氧化膜以及第一扩散层的半导体基板的上表面的位置低于单元区域中的半导体基板的上表面的位置的方式，对终端区域中的半导体基板的上部、第一扩散层的上表面以及第一氧化膜的上表面进行刻蚀。此后，在半导体基板上形成第二氧化膜。以埋入电极的上表面的位置低于单元区域中的半导体基板的上表面的位置的方式，在第二氧化膜上，从第一区域上向单元区域侧，跨到第一扩散层上地形成埋入电极。