公开(公告)号：CN118588684A

公开(公告)日：2024-09-03

申请号：CN202311069933.1

申请日：2023-08-24

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 吉田训 ,  坂野竜则 ,  下条亮平

IPC: H01L23/528 ,  H01L23/522 ,  H01L27/085

Abstract: 本发明提供半导体装置。提供能够降低寄生电感的半导体装置。半导体装置具备第1导电部件、第2导电部件、布线部件、多个半导体芯片、以及多个端子。半导体芯片具有半导体层、第1电极、第1栅极焊盘、第2栅极焊盘、以及位于半导体层与第2导电部件之间且与第2导电部件电连接的第2电极。多个端子具有：第1栅极端子，经由布线部件与第1栅极焊盘电连接；第2栅极端子，经由布线部件与第2栅极焊盘电连接；以及感测端子，经由布线部件与第1导电部件电连接。在与从第1导电部件向第2导电部件的第1方向垂直的俯视时，感测端子位于第1栅极端子与第2栅极端子之间。

公开(公告)号：CN118571855A

公开(公告)日：2024-08-30

申请号：CN202310561597.6

申请日：2023-05-18

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  北泽秀明

IPC: H01L23/498 ,  H01L29/739

Abstract: 本发明的实施方式涉及半导体装置。半导体装置包含第一～第二电极、第一～第四半导体区域、第一～第二控制电极、第一～第二电极焊盘。第一半导体区域设置在第一电极之上，是第一导电型。第二半导体区域设置在第一半导体区域之上，是第二导电型。第三半导体区域设置在第二半导体区域之上，是第一导电型。第四半导体区域设置在第三半导体区域的一部分之上，是第二导电型。第一控制电极隔着第一绝缘膜与第二、第三、第四半导体区域对置。第二控制电极隔着第二绝缘膜与第二、第三半导体区域对置。第二电极与第三、第四半导体区域连接。第一电极焊盘与第一控制电极连接。第二电极焊盘与第二控制电极连接，具有与第一电极焊盘不同的平面形状。

公开(公告)号：CN113224161B

公开(公告)日：2024-03-29

申请号：CN202010952414.X

申请日：2020-09-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林勇介 ,  雁木比吕 ,  井口智明 ,  下条亮平

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/861 ,  H01L21/336 ,  H01L21/329

Abstract: 本发明提供一种半导体装置，能够提高特性。根据实施方式，半导体装置包括第1～第3电极、第1～第3半导体区域、第1部件以及第1绝缘部件。从第1部分区域向第1部件的方向沿着第1方向。从第3部分区域向第1部件的方向沿着第2方向。所述第1部件与第1部分区域电连接。第1部件与第2电极电连接或者能够与所述第2电极电连接。第1部件的电阻率高于所述第1部分区域的电阻率且低于第1绝缘部件的电阻率。

公开(公告)号：CN112786697B

公开(公告)日：2023-07-18

申请号：CN202010951160.X

申请日：2020-09-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  坂野竜则

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06

Abstract: 提供半导体装置的控制方法，能够降低导通损耗与开关损耗。半导体装置具备半导体部的第1面上的第1电极、第2面上的第2电极和设置于半导体部与第1电极之间的控制电极。半导体部包括第1层、第2层、第3层、第4层以及第5层。第2层位于第1层与第1电极之间，第3层选择性地设置于第2层与第1电极之间。第4以及第5层选择性地设置于第1层与第2电极之间。在半导体装置的控制方法中，在第1层与第2层之间的pn结正偏置而接下来逆偏置之前的第1期间，对控制电极施加第1电压，在第1期间后的第2期间，施加比第1电压高的第2电压，在第2期间后至pn结逆偏置的第3期间施加比第1电压高、比第2电压低的第3电压。

公开(公告)号：CN115050833A

公开(公告)日：2022-09-13

申请号：CN202110953890.8

申请日：2021-08-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林勇介 ,  井口智明 ,  雁木比吕 ,  根本宏树 ,  牛流章弘 ,  下条亮平 ,  可知刚 ,  西胁达也

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739

Abstract: 本发明提供能够提高特性的半导体装置。根据实施方式，半导体装置包含第一电极、第二电极、第三电极、第一导电部件及第一绝缘部件。从第一电极向第二电极的方向沿着第一方向。第一绝缘部件包含第一位置、第二位置及第三位置。从第一导电部件端部向第一位置的方向沿着第二方向。第一位置在第一方向上位于第一电极与第二位置之间。第三位置在第一方向上位于第一位置与第二位置之间。第一元素包含从由氢、氦、氩和碳构成的组中选择的至少1种。第三位置处的第一元素的第三浓度高于第一位置处的第一元素的第一浓度，且高于第二位置处的第一元素的第二浓度。

公开(公告)号：CN110310990B

公开(公告)日：2022-05-24

申请号：CN201810844576.4

申请日：2018-07-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/739 ,  H01L29/08

Abstract: 本发明涉及的半导体装置具有第1电极、第1导电型的第1、第5、第8半导体区域、第2半导体区域、第2导电型的第3、第4、第6、第7、第9半导体区域、栅极电极、及第2电极。第1至第4半导体区域设在第1电极之上。第3半导体区域设在第1半导体区域与第2半导体区域之间，具有比第2半导体区域高的第2导电型的杂质浓度。第4半导体区域在第2方向上与第1及第3半导体区域并列。第9半导体区域设在第6及第7半导体区域的周围，位于第2半导体区域之上，具有比第6半导体区域及第7半导体区域各自高的第2导电型的杂质浓度。第2电极与第6至第9半导体区域电连接。

公开(公告)号：CN110310990A

公开(公告)日：2019-10-08

申请号：CN201810844576.4

申请日：2018-07-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/739 ,  H01L29/08

Abstract: 本发明涉及的半导体装置具有第1电极、第1导电型的第1、第5、第8半导体区域、第2半导体区域、第2导电型的第3、第4、第6、第7、第9半导体区域、栅极电极、及第2电极。第1至第4半导体区域设在第1电极之上。第3半导体区域设在第1半导体区域与第2半导体区域之间，具有比第2半导体区域高的第2导电型的杂质浓度。第4半导体区域在第2方向上与第1及第3半导体区域并列。第9半导体区域设在第6及第7半导体区域的周围，位于第2半导体区域之上，具有比第6半导体区域及第7半导体区域各自高的第2导电型的杂质浓度。第2电极与第6至第9半导体区域电连接。

公开(公告)号：CN104701361A

公开(公告)日：2015-06-10

申请号：CN201410305483.6

申请日：2014-06-30

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  三须伸一郎 ,  下条亮平 ,  安原纪夫

IPC: H01L29/739 ,  H01L29/861 ,  H01L29/06

CPC classification number: H01L27/0761 ,  H01L27/0727 ,  H01L29/0626 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/8613 ,  H01L29/872

Abstract: 本发明提供能够实现高速化的半导体装置。实施方式的半导体装置具备重复配置有晶体管的晶体管区域和配置有二极管的二极管区域，所述晶体管具有：集电极电极；发射极电极；第1导电型半导体的集电极层；第2导电型半导体的基极层；第1导电型半导体的第一体层；第2导电型半导体的发射极层；与第一体层相比第1导电型杂质浓度更高的第1导电型半导体的第二体层；栅极电极；以及栅极绝缘膜；所述二极管具有：阴极电极；阳极电极；第1导电型半导体的第一阳极层；以及与第一阳极层相比第1导电型杂质浓度更高的第1导电型半导体的第二阳极层。并且，第二体层的第1导电型杂质的杂质量比第二阳极层的第1导电型杂质的杂质量多。

公开(公告)号：CN113345958B

公开(公告)日：2024-06-25

申请号：CN202010951181.1

申请日：2020-09-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 坂野竜则 ,  下条亮平

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06

Abstract: 本发明提供半导体装置的控制方法，能够降低接通时损耗。半导体装置具备第1电极与第2电极间的半导体部及设置于半导体部与第1电极间的第1～第3控制电极。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层及第2导电类型的第4层。第2层设置于第1层与第1电极间，第3层设置于第2层与第1电极间，第4层设置于第1层与第2电极间。对第1～第3控制电极在第1～第3时间点分别施加比阈值电压高的第1～第3电压。在第1～第3时间点后的第4时间点将第3电压降低到比阈值电压低的电平，在第4时间点后的第5时间点将第2电压降低到比阈值电压低的电平，在第5时间点后的第6时间点将第1电压降低到比阈值电压低的电平。

公开(公告)号：CN117712139A

公开(公告)日：2024-03-15

申请号：CN202211663952.2

申请日：2022-12-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平

IPC: H01L29/06 ,  H01L29/41 ,  H01L29/423 ,  H01L29/739 ,  H01L29/861 ,  H01L27/07

Abstract: 半导体装置具有：半导体层，具有第1面和第2面；第1导电型的第1半导体区域，设在半导体层中，与第2面接触，包括具有第1最小宽度的第1部分、具有比第1最小宽度小的第2最小宽度的第2部分、以及将第1部分与第2部分连接且具有比第2最小宽度小的第3最小宽度的第3部分；多个第2导电型的第2半导体区域，与第2面接触，在第1半导体区域中相互隔开；第2导电型的第3半导体区域，设在第1半导体区域与第1面间；第1导电型的第4半导体区域，设在第3半导体区域与第1面间；第2导电型的第5半导体区域，设在第4半导体区域与第1面间；栅极电极，与第4半导体区域对置；栅极绝缘膜；第1电极，与第1面接触；第2电极，与第2面接触。