公开(公告)号：CN109509789B

公开(公告)日：2021-08-17

申请号：CN201810181594.9

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  中村和敏 ,  安原纪夫 ,  玉城朋宏

IPC: H01L29/739 ,  H01L27/06

Abstract: 实施方式的半导体装置具备：第1二极管部，具有设于半导体层之中的第1阳极区域、第1阴极区域、漂移区域、沿第1方向延伸的第1沟槽、以及第1沟槽电极；第2二极管部，具有第2阳极区域、第2阴极区域、漂移区域、沿第1方向延伸的第2沟槽、以及第2沟槽电极，上述第2二极管部在第1方向上的宽度比第1二极管部在与第1方向正交的第2方向上的宽度大，上述第2二极管部在第1方向上与第1二极管部相邻地设置；以及第1IGBT部，具有第1发射极区域、第1集电极区域、漂移区域、第1基极区域、沿第1方向延伸的第3沟槽、以及第1栅极电极，该第1IGBT部在第2方向上与第1二极管部相邻地设置，并在第1方向上与第2二极管部相邻地设置。

公开(公告)号：CN107845677B

公开(公告)日：2021-08-10

申请号：CN201710383242.7

申请日：2017-05-26

Applicant: 株式会社东芝

Inventor： 玉城朋宏

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明的实施方式提供一种寄生晶体管不易动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1电极、第2导电型的第4半导体区域、第1导电型的第5半导体区域、栅极电极、第2导电型的第6半导体区域、第2电极及第3电极。第2半导体区域及第3半导体区域设置于第1半导体区域之下。第3半导体区域的第2导电型的载流子浓度低于第2半导体区域的第2导电型的载流子浓度。栅极电极与第4半导体区域对向。第6半导体区域设置于第1半导体区域之上，且位于第3半导体区域之上。第2电极介隔第1绝缘层而与第6半导体区域对向。第3电极与第2电极电连接。

公开(公告)号：CN109509789A

公开(公告)日：2019-03-22

申请号：CN201810181594.9

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  中村和敏 ,  安原纪夫 ,  玉城朋宏

IPC: H01L29/739 ,  H01L27/06

Abstract: 实施方式的半导体装置具备：第1二极管部，具有设于半导体层之中的第1阳极区域、第1阴极区域、漂移区域、沿第1方向延伸的第1沟槽、以及第1沟槽电极；第2二极管部，具有第2阳极区域、第2阴极区域、漂移区域、沿第1方向延伸的第2沟槽、以及第2沟槽电极，上述第2二极管部在第1方向上的宽度比第1二极管部在与第1方向正交的第2方向上的宽度大，上述第2二极管部在第1方向上与第1二极管部相邻地设置；以及第1IGBT部，具有第1发射极区域、第1集电极区域、漂移区域、第1基极区域、沿第1方向延伸的第3沟槽、以及第1栅极电极，该第1IGBT部在第2方向上与第1二极管部相邻地设置，并在第1方向上与第2二极管部相邻地设置。

公开(公告)号：CN107845677A

公开(公告)日：2018-03-27

申请号：CN201710383242.7

申请日：2017-05-26

Applicant: 株式会社东芝

Inventor： 玉城朋宏

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/7397 ,  H01L27/0623 ,  H01L29/0696 ,  H01L29/0821 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/407 ,  H01L29/4238 ,  H01L29/7393 ,  H01L29/0684

Abstract: 本发明的实施方式提供一种寄生晶体管不易动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1电极、第2导电型的第4半导体区域、第1导电型的第5半导体区域、栅极电极、第2导电型的第6半导体区域、第2电极及第3电极。第2半导体区域及第3半导体区域设置于第1半导体区域之下。第3半导体区域的第2导电型的载流子浓度低于第2半导体区域的第2导电型的载流子浓度。栅极电极与第4半导体区域对向。第6半导体区域设置于第1半导体区域之上，且位于第3半导体区域之上。第2电极介隔第1绝缘层而与第6半导体区域对向。第3电极与第2电极电连接。

公开(公告)号：CN110310990B

公开(公告)日：2022-05-24

申请号：CN201810844576.4

申请日：2018-07-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/739 ,  H01L29/08

Abstract: 本发明涉及的半导体装置具有第1电极、第1导电型的第1、第5、第8半导体区域、第2半导体区域、第2导电型的第3、第4、第6、第7、第9半导体区域、栅极电极、及第2电极。第1至第4半导体区域设在第1电极之上。第3半导体区域设在第1半导体区域与第2半导体区域之间，具有比第2半导体区域高的第2导电型的杂质浓度。第4半导体区域在第2方向上与第1及第3半导体区域并列。第9半导体区域设在第6及第7半导体区域的周围，位于第2半导体区域之上，具有比第6半导体区域及第7半导体区域各自高的第2导电型的杂质浓度。第2电极与第6至第9半导体区域电连接。

公开(公告)号：CN110310990A

公开(公告)日：2019-10-08

申请号：CN201810844576.4

申请日：2018-07-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/739 ,  H01L29/08

Abstract: 本发明涉及的半导体装置具有第1电极、第1导电型的第1、第5、第8半导体区域、第2半导体区域、第2导电型的第3、第4、第6、第7、第9半导体区域、栅极电极、及第2电极。第1至第4半导体区域设在第1电极之上。第3半导体区域设在第1半导体区域与第2半导体区域之间，具有比第2半导体区域高的第2导电型的杂质浓度。第4半导体区域在第2方向上与第1及第3半导体区域并列。第9半导体区域设在第6及第7半导体区域的周围，位于第2半导体区域之上，具有比第6半导体区域及第7半导体区域各自高的第2导电型的杂质浓度。第2电极与第6至第9半导体区域电连接。

公开(公告)号：CN109509790B

公开(公告)日：2022-06-07

申请号：CN201810177805.1

申请日：2018-03-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 玉城朋宏

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极；第二电极；第一导电型的第一半导体区域，设于半导体层中；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一电极电连接；以及，第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的第二导电型的杂质量比第二区域少，第三区域的第二导电型的杂质量比第二区域少。

公开(公告)号：CN108417614B

公开(公告)日：2022-01-18

申请号：CN201710659295.7

申请日：2017-08-04

Applicant: 株式会社东芝

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/06 ,  H01L29/739

Abstract: 有关实施方式的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极及第3电极。第1区域具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域及栅极电极。第2区域具有第2导电型的第5半导体区域、第2导电型的第6半导体区域及第1导电型的第7半导体区域。第1区域和第2区域交替地设置。第8半导体区域与多个第1半导体区域电连接。第3电极具有隔着第1绝缘层设在第10半导体区域之上的布线部。

公开(公告)号：CN109509790A

公开(公告)日：2019-03-22

申请号：CN201810177805.1

申请日：2018-03-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 玉城朋宏

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极；第二电极；第一导电型的第一半导体区域，设于半导体层中；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一电极电连接；以及，第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的第二导电型的杂质量比第二区域少，第三区域的第二导电型的杂质量比第二区域少。

公开(公告)号：CN108417614A

公开(公告)日：2018-08-17

申请号：CN201710659295.7

申请日：2017-08-04

Applicant: 株式会社东芝

Inventor： 玉城朋宏 ,  中村和敏 ,  下条亮平

IPC: H01L29/06 ,  H01L29/739

CPC classification number: H01L27/0664 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/8613

Abstract: 有关实施方式的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极及第3电极。第1区域具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域及栅极电极。第2区域具有第2导电型的第5半导体区域、第2导电型的第6半导体区域及第1导电型的第7半导体区域。第1区域和第2区域交替地设置。第8半导体区域与多个第1半导体区域电连接。第3电极具有隔着第1绝缘层设在第10半导体区域之上的布线部。