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公开(公告)号：CN119624751A
公开(公告)日：2025-03-14
申请号：CN202411891417.1
申请日：2024-12-20
Applicant: 西安微电子技术研究所
IPC: G06T1/20 , G06T1/60 , G06N3/0464
Abstract: 本发明公开了一种用于神经网络加速器的高并行度存储架构，包括：卷积神经网络的第一层输入模块接收原始图片数据；输入数据模块负责处理原始数据，将其转换为适合神经网络处理的形式；输入数据模块提供的数据作为权重模块的输入，权重模块提取对任务有用的图片特征。本发明将输入数据模块划分为分区组、单元组和基本单元，权重模块的层级结构划分为权重模块分区组和权重模块基本单元；同时对卷积神经网络的第一层输入进行拆分。本发明能够将单个输入通道拆分为多个通道，从而提高首层的计算并行度，避免计算资源和存储资源的浪费。本发明采用多单元多分区的数据存储技术，能够快速访问不同通道和不同大小的输入图像数据。
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公开(公告)号：CN118568022A
公开(公告)日：2024-08-30
申请号：CN202410738897.1
申请日：2024-06-07
Applicant: 西安微电子技术研究所
Abstract: 本发明属于存储器技术领域，涉及一种支持多体并发访问的片上存储器访问控制结构，采用双体RAM控制，每个单体RAM控制部分包括单体RAM的访问控制结构和并行访问检测结构；并行访问检测结构包括地址检测机制和读写冲突检测机制，能够在地址不冲突以及读写不冲突的前提下对两个单体RAM的访问控制结构实现多体并发访问。通过将单体RAM拆分成双体RAM，所增加的存储带宽可以匹配总线并行读写带来的带宽匹配，仅需增加地址空间命中判断以及读写互斥即可。该方案具有资源开销低的特点，可适用于当前AXI接口的片上RAM设计中，具有较大的应用价值。
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公开(公告)号：CN117556752A
公开(公告)日：2024-02-13
申请号：CN202311558347.3
申请日：2023-11-21
Applicant: 西安微电子技术研究所
IPC: G06F30/33 , G06F30/337
Abstract: 本发明公开了一种基于第三方语言的FFT、IFFT数字仿真验证方法及相关设备，属于集成电路数字仿真验证领域，本方法由第三方语言生成随机数据，并基于第三方语言构建FFT/IFFT参考模型，需要验证待测设计时，将生成的随机数据分别输入至FFT/IFFT参考模型以及待测设计中，通过参考数据和待测数据的比对结果，从而完成待测设计的数字仿真验证；采用本方法能够有效地覆盖FFT/IFFT算法模块各种运算模式计算结果的有效检查，有效解决了复杂算法缺少可以适配的VIP的问题，实现了传统验证方法与第三方语言提供的各种数学算法相结合的协同验证方法。
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公开(公告)号：CN117554694A
公开(公告)日：2024-02-13
申请号：CN202311491638.5
申请日：2023-11-09
Applicant: 西安微电子技术研究所
IPC: G01R23/10
Abstract: 本发明公开了一种时钟频率监测电路和方法，属于集成电路设计领域，本发明通过对两个时钟域下的计数逻辑进行实时精确控制，实现用户预定义频率波动范围的时钟频率监测，同时输出频率监测异常或正常的监测结果信号。本发明使用纯数字电路实现，不涉及模拟电路，实现方法明确，控制逻辑简单，相较于传统的解决方案具有低开销、易实现以及高灵活性的特点。本发明采用数字电路实现，易于SoC设计实现和集成；实现效果更有优势，可实现频率过高或过低情况的监测和预警。本发明提出的方法和结构不要求已知参考时钟必须比待测时钟频率高，且在频率相当的情况下误差很小，应用灵活性以及误差控制均优于传统结构。
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公开(公告)号：CN114528146A
公开(公告)日：2022-05-24
申请号：CN202210143098.0
申请日：2022-02-16
Applicant: 西安微电子技术研究所
IPC: G06F11/10
Abstract: 本发明提供一种总线数据解码及存储的结构和方法，包括如下模块：总线滤波模块、总线采样模块、数据解码模块、数据采集模块、数据校验模块和数据存储模块；总线滤波模块用于对输入的接收总线RX进行滤波；总线采样模块用于对滤波后的总线进行采样；数据解码模块用于对采样模块输出的信号进行解码；数据采集模块用于对总线采样模块输出的信号进行数据采集，按8位输出数据；数据校验模块用于对数据进行校验；数据存储模块用于对数据进行存储。解决了FlexRay总线接收过程中的数据解码、数据采样和数据校验问题。
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Patent Agency Ranking
公开(公告)号：CN108763783B
公开(公告)日：2022-02-11
申请号：CN201810550858.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于LFSR的高频率低开销的奇数分频电路，立足于线性反馈移位寄存器基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。具有良好的可扩展性，在对更高频率、更高分频系数的应用中优势更加明显。
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公开(公告)号：CN108763148B
公开(公告)日：2021-11-30
申请号：CN201810549646.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明提供一种支持上注的容错存储器控制器，基于EDAC纠检错算法，将PROM和SRAM的统一控制模式分解为数据域和校验域的独立控制模式，从而构建了支持星载微处理器程序运行和校验元上注并行执行的模式。通过采用纠检错设计结构与可独立控制的配置寄存器相结合的策略，实现了空间程序的上注，在微处理器的存储器控制器中集成了用于纠检错的EDAC编码器和解码器，采用独立控制的编程模式，本发明具有显著的可扩展性，其不局限于片外存储器的类型、容量、数量，可以扩展编程配置寄存器而支持更多数量的外接存储器，具有良好的可移植性和可复用性，构成了可复用的IP，用于SoC系统快速设计。
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公开(公告)号：CN112487750A
公开(公告)日：2021-03-12
申请号：CN202011380470.7
申请日：2020-11-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。
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公开(公告)号：CN107577635B
公开(公告)日：2020-12-01
申请号：CN201710758156.X
申请日：2017-08-29
Applicant: 西安微电子技术研究所
IPC: G06F13/42
Abstract: 本发明公开了一种兼容AHB协议的非握手式JTAG调试链路及其调试方法，包括一侧设置有对外JTAG标准接口，另一侧设置有AHB标准主机接口的串并转换单元，所述串并转换单元利用IEEE1149.1协议自定义TAP控制器指令，通过扩展指令实现与AHB协议的无缝对接，依靠信息的相互解析，将上位机发出的高速串行调试命令映射到芯片内部的通信通道上，以模拟主机的行为向芯片全系统发出访问命令，然后将系统运行的关键状态信息重新转换成串行数据返回上位机。本发明相对传统调试手段速度更高、稳定性更好，且复用了标准DFT的JTAG接口，节省了芯片的管脚资源，构建了标准的JTAG接口和片上AMBA总线的转换通道，具有较高的实用价值和通用性。
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公开(公告)号：CN108712165A
公开(公告)日：2018-10-26
申请号：CN201810551711.6
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: H03K19/0175 , G06F13/40
CPC classification number: H03K19/0175 , G06F13/4072
Abstract: 本发明通过一种用于异步交互接口监测的管脚复用电路，监测信号为异步时钟域1和时钟域2间交互的信号，寄存器配置模块对监测管脚和功能管脚复用进行寄存器配置；监测管脚控制模块根据寄存器配置模块输出的N个监测使能对异步时钟域1和时钟域2的N个监测信号进行选择，最终输出1个监测信号为监测输出信号；功能管脚控制模块根据寄存器配置模块输出的功能管脚配置对M个功能管脚的复用进行控制管理，最终获取1个功能信号；管脚选择复用模块根据寄存器配置模块输出的监测功能选择信号，对监测管脚控制模块输出的监测输出信号，以及功能管脚控制模块的功能输入信号、功能输出信号和功能方向选择信号进行管脚复用判定，完成最终的管脚复用功能。
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