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公开(公告)号：CN103280457B
公开(公告)日：2016-03-23
申请号：CN201310177386.9
申请日：2013-05-14
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 一种超低比导通电阻的横向高压功率器件及制造方法，属于功率半导体器件技术领域。通过光刻和离子注入工艺在第二导电类型半导体漂移区（2）表面形成的第二导电类型半导体重掺杂层（5），开态时为器件提供低阻表面导电通道，与降场层（3）下方的第二导电类型半导体漂移区（2）一起，为器件提供两个导电通道。由于采用离子注入增加了低阻表面导电通道，减小了器件表面的电阻率，极大地降低了器件的导通电阻。与常规具有降场层的高压器件相比，本发明提供的横向高压功率器件在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）。本发明可应用于消费电子、显示驱动等多种产品中。
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公开(公告)号：CN103515443B
公开(公告)日：2016-03-02
申请号：CN201310420420.0
申请日：2013-09-16
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本发明涉及功率半导体器件技术，具体的说是涉及一种超结结构的横向功率器件及其制造方法。本发明的一种超结功率器件，其特征在于，在第二导电类型半导体漂移区4和第一导电类型半导体体区9上设置有凹槽，所述厚氧化层12覆盖设置在第二导电类型半导体漂移区4的上表面，所述薄栅氧化层13覆盖设置在第一导电类型半导体体区9的上表面，所述栅电极2覆盖设置在厚氧化层12和薄栅氧化层13的上表面。本发明的有益效果为，增大了漂移区4表面的积累层通道面积，可以达到更低的正向导通电阻。本发明尤其适用于超结结构的横向功率器件。
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公开(公告)号：CN103579323B
公开(公告)日：2016-01-20
申请号：CN201310568187.0
申请日：2013-11-14
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/739 , H01L29/06 , H01L29/08
Abstract: 本发明涉及半导体技术，具体的说是涉及一种适用于脉冲功率应用的绝缘栅双极型晶体管。本发明的一种宽元胞绝缘栅双极型晶体管，其元胞结构包括由阳极9与阳极区5组成的阳极结构、位于阳极区5上的N型漂移区4和位于N型漂移区4上的栅极7与阴极8，所述N型漂移区4中设置有P型基区3，所述P型基区3中设置有N型源区1和P型阴极区2，其特征在于，所述N型源区1的宽度为50～200μm，所述P型基区3的掺杂浓度为1×1013～8×1013cm-2。本发明的有益效果为，提供了具有高峰值电流能力和高电流增长能力的WC-IGBT器件，解决了IGBT不能很好适应于脉冲功率应用领域的问题。本发明尤其适用于脉冲功率应用的绝缘栅双极型晶体管。
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公开(公告)号：CN102683402B
公开(公告)日：2015-08-19
申请号：CN201210123005.4
申请日：2012-04-24
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/739
CPC classification number: H01L29/7395
Abstract: 一种平面栅电荷存储型IGBT，属于功率半导体器件技术领域。本发明在传统平面栅电荷存储型IGBT的基础上，在N型漂移区和N型电荷存储层之间引入一层P型埋层；通过P型埋层引入的附加PN结和电荷的电场调制作用，屏蔽了高掺杂N型电荷存储层对器件击穿电压的不利影响，从而使器件获得高的击穿电压；同时由于P型埋层对N型电荷存储层的电场屏蔽作用，本发明可采用较高的N型电荷存储层掺杂浓度，从而可增强器件N型漂移区内的电导调制并优化N型漂移区内的载流子分布，从而使器件获得更低的正向导通压降以及更好的正向导通压降和关断损耗的折中。本发明适用于从小功率到大功率的半导体功率器件和功率集成电路领域。
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公开(公告)号：CN103280458B
公开(公告)日：2015-07-29
申请号：CN201310183169.0
申请日：2013-05-17
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 一种集成电路芯片ESD防护用MOS器件，属于电子技术领域。本发明在不增加器件尺寸、无需消耗更多芯片面积的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区的方式来增加源区和衬底接触区之间的衬底电阻，从而提高器件的抗静电释放能力；另外，还可以通过调整条状阱区、宽度及相互间的距离来调整器件衬底电阻的大小和改善器件的开启均匀性问题，进一步提高器件的二次击穿电流；同时，本发明的制造工艺与标准CMOS工艺兼容。综上所述，本发明提供的集成电路芯片ESD防护用MOS器件因衬底电阻的增大而具有更强的抗静电释放能力，同时没有增加器件尺寸，不会导致器件成产成本的增加。
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Patent Agency Ranking
公开(公告)号：CN102723369B
公开(公告)日：2014-12-10
申请号：CN201210191065.X
申请日：2012-06-12
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/868 , H01L21/329
Abstract: 一种具有低导通压降的P-i-N二极管，属于功率半导体器件技术领域。本发明在二极管中引入由槽栅结构和JFET结构所组成载流子注入模式控制结构。通过施加栅极电压脉冲调制二极管的注入模式，使二极管分别工作在P-i-N模式和零结模式下，以达到降低二极管导通压降的目的。本发明所述的二极管在具有常规P-i-N二极管的高阻断电压和低漏电流优势的同时，能够获得更低的导通压降和更快的反向恢复速度，进而大幅度降低二极管在电路应用中产生的功耗。
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公开(公告)号：CN102709317B
公开(公告)日：2014-12-03
申请号：CN201210186331.X
申请日：2012-06-07
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/47 , H01L29/45 , H01L29/06 , H01L29/861
Abstract: 一种低开启电压二极管，属于半导体器件技术领域。本发明利用PN结二极管的耗尽区缩小与增大来控制二极管开启和关断，使得器件在很小的正向电压下就有电流通道。在小的正向电压下，阳极欧姆接触结构的引入就能使得器件在正向导通时产生正向电流；在阳极电压增加到能使得阳极肖特基结构打开时，又会增大正向电流；当所加阳极电压足以使得PN结也导通时，PN结的正向电流能使得二极管正向电流进一步增大。器件反向时，在很小的反向电压下夹断导电沟道，低掺杂的外延层可以承受增加的反向电压，阳极肖特基结构此时又能够帮助减小反向漏电流。采用本发明可以实现二极管低的开启电压，较大的正向电流，较小的反向漏电流和良好的反向恢复特性。
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公开(公告)号：CN102832213B
公开(公告)日：2014-10-29
申请号：CN201210317015.1
申请日：2012-08-31
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L27/02 , H01L29/739
Abstract: 一种具有ESD保护功能的LIGBT器件，属于功率半导体器件技术领域。本发明在不增加掩膜板和工艺步骤的前提下，通过器件结构和版图优化，提供一种具有ESD保护功能的LIGBT器件。本发明与传统的IGBT器件的不同之处在于本发明不仅在阳极终结端（沟道宽度方向）设置了结终端N+掺杂的N阱接触区（14），并且在P+掺杂的阳极区（9）周围设置了N+掺杂的N阱接触区（8）这种器件结构及版图优化减小了N型缓冲区的寄生电阻，器件寄生PNP管的开启电压有所增加，失效电流较传统IGBT器件单元有20%的显著提高。
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公开(公告)号：CN102544114B
公开(公告)日：2014-01-15
申请号：CN201210049361.6
申请日：2012-02-29
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/861 , H01L29/40
Abstract: 一种积累型槽栅二极管，属于半导体器件技术领域。包括N+衬底，N+衬底背面的金属化阴极，N+衬底正面的N-漂移区；N-漂移区顶部两侧之外是槽型栅电极和二氧化硅栅氧化层；N-漂移区顶部两侧分别具有两个N型重掺杂区，两个N型重掺杂区之间具有一个P型重掺杂区；在P型重掺杂区正下方具有P型埋层区；在P型埋层区和P型重掺杂区之间具有若干间隔分布的P型柱区。P型埋层区、N型重掺杂区、二氧化硅栅氧层三者之间形成载流子积累区A。本发明通过引入一个P型埋层区，使得器件在不影响反向击穿电压和反向泄露电流的情况下，具有更小的导通压降、更短的反向恢复时间和极低的反向恢复峰值电流。
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公开(公告)号：CN102214678B
公开(公告)日：2014-01-15
申请号：CN201110128037.9
申请日：2011-05-18
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/06
Abstract: 一种功率半导体器件的3D-RESURF结终端结构，属于功率半导体器件技术领域。本发明在功率半导体器件的结终端耐压区（即：与器件有源区相连的P型重掺杂区(12)和结终端远端的N型重掺杂电场截止环(17)之间的N层(16)）的顶部引入一层P型掺杂层(19)，内部引入若干P型掺杂环(21)；在P型掺杂层(19)中还可引入均匀分布的N型掺杂区(20)，在结终端结构中还可引入位于P型掺杂层(19)中并延伸入P型掺杂环(21)内部的介质凹槽。本发明能够提高器件结终端单位长度的耐压，缩小终端的面积，降低器件的正向导通损耗；表面相对于漂移区较高的掺杂浓度有助于减小界面电荷对终端击穿电压的不利影响，并提高终端抗钝化层界面电荷的能力。
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