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公开(公告)号：CN102790087B
公开(公告)日：2014-10-29
申请号：CN201210248776.6
申请日：2012-07-18
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 一种具有ESD保护功能的nLDMOS器件，属于电子技术领域。本发明在常规nLDMOS器件的漂移区和漏极接触区之间引入制作低压器件的P阱与N阱，迫使ESD电流流经器件更深区域，降低ESD应力下的尖峰功率密度，避免电流集中于器件表面，在大幅改善漏端鸟嘴处的可靠性基础上，改善了器件的散热均匀性，从而提高了器件ESD保护能力。本发明与Bipolar CMOS DMOS工艺兼容，不会不显著增加器件成本。
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公开(公告)号：CN103280458B
公开(公告)日：2015-07-29
申请号：CN201310183169.0
申请日：2013-05-17
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 一种集成电路芯片ESD防护用MOS器件，属于电子技术领域。本发明在不增加器件尺寸、无需消耗更多芯片面积的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区的方式来增加源区和衬底接触区之间的衬底电阻，从而提高器件的抗静电释放能力；另外，还可以通过调整条状阱区、宽度及相互间的距离来调整器件衬底电阻的大小和改善器件的开启均匀性问题，进一步提高器件的二次击穿电流；同时，本发明的制造工艺与标准CMOS工艺兼容。综上所述，本发明提供的集成电路芯片ESD防护用MOS器件因衬底电阻的增大而具有更强的抗静电释放能力，同时没有增加器件尺寸，不会导致器件成产成本的增加。
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公开(公告)号：CN102832213B
公开(公告)日：2014-10-29
申请号：CN201210317015.1
申请日：2012-08-31
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L27/02 , H01L29/739
Abstract: 一种具有ESD保护功能的LIGBT器件，属于功率半导体器件技术领域。本发明在不增加掩膜板和工艺步骤的前提下，通过器件结构和版图优化，提供一种具有ESD保护功能的LIGBT器件。本发明与传统的IGBT器件的不同之处在于本发明不仅在阳极终结端（沟道宽度方向）设置了结终端N+掺杂的N阱接触区（14），并且在P+掺杂的阳极区（9）周围设置了N+掺杂的N阱接触区（8）这种器件结构及版图优化减小了N型缓冲区的寄生电阻，器件寄生PNP管的开启电压有所增加，失效电流较传统IGBT器件单元有20%的显著提高。
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公开(公告)号：CN102208412A
公开(公告)日：2011-10-05
申请号：CN201110131059.0
申请日：2011-05-19
Applicant: 电子科技大学
Abstract: 一种用于集成电路输出级ESD保护的SCR结构，属于电子技术领域。包括两种类型的SCR结构。第一类SCR结构集成了2个等效的PMOS和2个等效的NMOS，提供PS、PD模式和VDD-VSS之间的ESD防护；其中PMOS连接于集成电路输出口和VDD之间，其栅极由电路前级驱动控制，为集成的电路输出级；NMOS连接于VDD和VSS之间。第二类SCR结构集成了2个等效的NMOS和2个等效的PMOS，提供ND、NS模式和VDD-VSS之间的ESD防护；其中NMOS连接于输出口和VSS之间，其栅极由电路前级驱动控制，为集成的电路输出级；PMOS连接于VSS和VDD之间。本发明为集成电路输出级提供各种模式的ESD保护的基础上具有较高的维持电压，抗闩锁效应，而在发生ESD时的触发电压较低，触发速度较快；且集成了电路的输出级，芯片面积利用率更高。
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公开(公告)号：CN103760444B
公开(公告)日：2016-09-21
申请号：CN201410035373.2
申请日：2014-01-24
Applicant: 电子科技大学
IPC: G01R31/00
Abstract: 本发明涉及电子技术，具体的说是涉及静电泄放防护中的瞬态检测电路。本发明的一种ESD瞬态检测电路，包括由驱动电阻11和驱动电容12组成的驱动网络1、由反相器PMOS管21和反相器NMOS管22组成的控制网络2；其特征在于，还包括反馈网络3，所述反馈网络3由开关管和反馈电阻31组成，开关管的连接控制网络2的输入端和反馈电阻31的一端、激励端连接控制网络2的输出端，反馈电阻31的另一端接地。本发明的有益效果为，能够有效减小芯片占用面积，提高其输出电压稳定性，延长其导通时间，同时提高了电路的输出电压均匀性，使钳位器件能够更加迅速的开启，并且不需要添加额外掩膜版，还而能减小的芯片占用面积。本发明尤其适用于对ESD脉冲的检测。
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Patent Agency Ranking
公开(公告)号：CN102544001B
公开(公告)日：2014-04-09
申请号：CN201210068334.3
申请日：2012-03-15
Applicant: 电子科技大学
Abstract: 一种为集成电路I/O端口提供全模式ESD保护的SCR结构，属电子技术领域。包括衬底表面的一个P阱区、两个N阱区、三个P+区和五个N+区，P阱区夹于两个N阱区之间，第一N+区和第一P+区位于第一N阱区中，且与外部芯片I/O端口相连；第二N+区和第二P+区位于第二N阱区中，且与外部芯片电源VDD轨相连；第三N+区和第三P+区位于P阱区中，且与外部芯片电源VSS轨相连；第四N+区位于第一N阱区和P阱区顶部相连的区域，第五N+区位于P阱区和第二N阱区顶部相连的区域；第一、第二多晶硅区位于P阱区表面，第一、第二多晶硅区与外部芯片电源VSS轨相连。本发明利用单个器件为I/O端口提供所有模式的ESD保护，能够有效的减小保护器件在芯片中所占的面积和有效减小寄生电容。
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公开(公告)号：CN103258814A
公开(公告)日：2013-08-21
申请号：CN201310179910.6
申请日：2013-05-15
Applicant: 电子科技大学
Abstract: 一种集成电路芯片ESD防护用LDMOS SCR器件，属于电子技术领域。本发明在传统集成电路芯片ESD防护用LDMOS SCR结构基础上集成一个低压MOS器件，通过所述低压MOS器件来限制内嵌SCR阳极注入的空穴电流，从而提高维持电压Vhold值，提高了器件在高压应用中的闩锁免疫能力；而且该新型结构相比于普通LDMOS器件而言，由于集成了SCR器件，其抗ESD能力得到增强；同时，本发明与Bipolar CMOS DMOS工艺兼容。
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公开(公告)号：CN103151350A
公开(公告)日：2013-06-12
申请号：CN201310083007.X
申请日：2013-03-15
Applicant: 电子科技大学
IPC: H01L27/02
Abstract: 一种电路电源轨抗静电保护的触发电路结构，属于电子技术领域。该结构用于触发具有混合工作电压的集成电路高压电源轨抗静电保护器件，包括由m（正整数）个第一PMOS管构成的二极管连接形式的串联电路，第二PMOS管和电阻R；m个第一PMOS管构成的二极管连接形式的串联电路中最上面一个第一PMOS管的源极接VDD_H，第二PMOS管的漏极接ESD保护器件的触发端T，第二PMOS管的栅极通过电阻R接VDD。该触发电路结构由低压器件组成，但是却能容忍高压电源轨VDD_H电压，能够降低器件的触发电压，并促使器件的均匀导通，提高ESD能力，同时，该电路中无电容器件，因此受保护集成电路正常工作时漏电流较小。
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公开(公告)号：CN102034811A
公开(公告)日：2011-04-27
申请号：CN201010289473.X
申请日：2010-09-21
Applicant: 电子科技大学
CPC classification number: H01L29/87
Abstract: 一种用于集成电路芯片ESD保护的低压SCR结构，属于电子技术领域。包括两类低压SCR ESD保护器件，第一类器件集成了2个N阱二极管和2个NMOS，其中N阱二极管连接于I/O和VDD之间，NMOS连接于VDD和VSS之间，且N阱二极管和NMOS组成SCR结构，提供PS、PD模式和VDD-VSS之间的ESD防护。第二类器件集成了2个P阱二极管和2个PMOS，其中P阱二极管连接于I/O和VSS之间，PMOS连接于VSS和VDD之间，且P阱二极管和PMOS共同组成SCR结构，提供ND、NS模式和VDD-VSS之间的ESD防护。本发明在芯片正常工作时具有较高的维持电压，抗闩锁效应，而在发生ESD时的触发电压较低，触发速度较快；在提供多种模式的ESD保护功能和优异的ESD保护性能的同时，还能够有效降低保护器件所占用芯片的相对面积和减少寄生电容。
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