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公开(公告)号：CN119403207A
公开(公告)日：2025-02-07
申请号：CN202411386070.5
申请日：2024-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D84/03 , H10D84/85 , H01L23/48 , H01L23/528 , H01L23/538
Abstract: 本申请的实施例提供了多栅极器件及其形成方法。方法包括形成第一互补场效应晶体管(CFET)和第二CFET。第一CFET包括第一下部晶体管和与第一下部晶体管重叠的第一上部晶体管。第二CFET包括第二下部晶体管和与第二下部三极管重叠的第二上部三极管。方法还包括执行第一蚀刻工艺以形成第一开口，其中第一蚀刻工艺包括蚀刻第一上部晶体管与第二上部晶体管之间的第一栅极堆叠，以及蚀刻第下部晶体管与所二下部晶体管之间的第二栅极堆叠。第一开口用介电材料填充以形成介电区域。该方法还包括执行第二蚀刻工艺以蚀刻介电区域的中间部分并形成第二开口，以及用导电材料填充第二开口以形成通孔。
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公开(公告)号：CN119300456A
公开(公告)日：2025-01-10
申请号：CN202411294280.1
申请日：2024-09-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成半导体器件的方法包括在开口中沉积目标金属层。沉积目标金属层包括实施多个沉积循环。多个沉积循环的初始沉积循环包括：在开口中流动第一前体；在流动第一前体之后，在开口中流动第二前体；以及在开口中流动反应物。第一前体附接至开口中的上表面，并且第二前体附接至开口中的剩余表面。第一前体不与第二前体反应，并且反应物与第二前体以比反应物与第一前体反应大的速率反应。本申请的实施例还涉及半导体器件。
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公开(公告)号：CN118352313A
公开(公告)日：2024-07-16
申请号：CN202410335673.6
申请日：2024-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请的实施例提供了一种用于制造堆叠器件结构的方法。堆叠沟道结构包括其上具有第一栅极电介质的第一沟道结构、在第一沟道结构上方的隔离结构以及在隔离结构上方的第二沟道结构。第二沟道结构在其上具有第二栅极电介质。方法可以包括形成在第二沟道结构下方具有顶表面的伪层，在第二栅极电介质上选择性沉积硬掩模，选择性去除伪层，以及在伪层之后选择性去除硬掩模。沉积参数和伪层的组分被配置为抑制硬掩模在伪层上的沉积。第一栅电极和第二栅电极可以分别形成在第一栅极电介质和第二栅极电介质上方。可以在形成第一栅电极之前或之后选择性去除硬掩模。
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公开(公告)号：CN118315387A
公开(公告)日：2024-07-09
申请号：CN202410300679.X
申请日：2024-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 提供了半导体结构及其形成方法。根据本公开实施例的半导体结构包括：衬底；第一半导体层，位于衬底上方；第二半导体层，位于第一半导体层上方，并且包括夹置在第一源极/漏极区域和第二源极/漏极区域之间的沟道区域；第一多个纳米结构，设置在沟道区域上方；第一泄漏阻挡层，位于第一源极/漏极区域上方；第二泄漏阻挡层，位于第二源极/漏极区域上方；介电层，位于第一泄漏阻挡层上；第一源极/漏极部件，位于介电层上并且与第一多个纳米结构的第一侧壁接触；以及第二源极/漏极部件，设置在第二泄漏阻挡层上并且与第一多个纳米结构的第二侧壁接触。第一泄漏阻挡层和第二泄漏阻挡层包括未掺杂的半导体材料。
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公开(公告)号：CN118173448A
公开(公告)日：2024-06-11
申请号：CN202410178478.7
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/8238 , H01L27/092
Abstract: 本申请的实施例提供了一种半导体结构及其形成方法。一种方法包括形成包括第一FinFET和第二FinFET的互补场效应晶体管(CFET)。用于形成第一FinFET的工艺包括形成具有第一总数的至少一个半导体鳍，以及在至少一个所述半导体鳍上形成第一栅极堆叠件。第二FinFET与第一FinFET垂直对准。用于形成第二FinFET的工艺包括形成多个半导体鳍，其中多个半导体鳍具有大于第一总数的第二总数，以及在多个半导体鳍上形成第二栅极堆叠件。
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公开(公告)号：CN116631474A
公开(公告)日：2023-08-22
申请号：CN202310460694.6
申请日：2023-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/417
Abstract: 一种集成电路，包括多个SRAM单元。每个SRAM单元包括第一反相器，第一反相器具有垂直堆叠在第一有源区中的第一N型晶体管和第一P型晶体管。SRAM单元包括与第一反相器交叉耦接的第二反相器，并且第二反相器包括垂直堆叠在第二有源区中的第二N型晶体管和第二P型晶体管。SRAM单元包括将第一反相器的输出端电连接到第二反相器的输入端的对接接触件。对接接触件至少部分地位于第一有源区域内。本申请的实施例还公开了一种形成集成电路的方法。
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公开(公告)号：CN116435305A
公开(公告)日：2023-07-14
申请号：CN202310185373.X
申请日：2023-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , B82Y10/00
Abstract: 一种集成电路包括互补场效应晶体管(CFET)。CFET包括第一晶体管，该第一晶体管具有对应于第一晶体管的沟道区域的第一半导体纳米结构和围绕第一半导体纳米结构的第一栅极金属。CFET包括第二晶体管，该第二晶体管包括位于第一半导体纳米结构之上的第二半导体纳米结构和围绕第二半导体纳米结构的第二栅极金属。CFET包括位于第一半导体纳米结构和第二半导体纳米结构之间的隔离结构。本发明的实施例还提供了形成集成电路的方法。
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公开(公告)号：CN119967894A
公开(公告)日：2025-05-09
申请号：CN202411593194.0
申请日：2024-11-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例公开了互补场效应晶体管结构及其形成方法。该方法包括形成第一半导体沟道区和第二半导体沟道区时，其中第二半导体沟槽区与第一半导体沟道区重叠，在第一半导体沟槽区上形成第一栅极电介质，以及在第二半导体流道区上形成第二栅极电介质。第一偶极膜和第二偶极膜分别形成在第一栅极电介质和第二栅极电介质上。第一偶极膜和第二偶极膜中的偶极掺杂剂分别被驱动到第一栅极电介质和第二栅极电介质中。然后去除第一偶极膜和第二偶极膜。栅电极形成在第一栅极电介质和第二栅极电介质上，以分别形成第一晶体管和第二晶体管。
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公开(公告)号：CN119920756A
公开(公告)日：2025-05-02
申请号：CN202411542048.5
申请日：2024-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 提供了低热预算介电材料沉积工艺。介电材料可以使用旋涂来沉积，并且用微波等离子体处理来处理。在一些实施方式中，介电材料邻近CFET器件的接触部件使用，诸如提供至CFET器件的底部晶体管的源极/漏极区域的连接的接触部件。本申请的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN119517867A
公开(公告)日：2025-02-25
申请号：CN202411532094.7
申请日：2024-10-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 热电冷却器(TEC)定位为将热量从半导体芯片上的热点移动出去并且朝着介电衬底移动。这种热管理方法当与掩埋轨和背侧电源输送结合使用时特别有效。TEC可以位于IC封装件的两个器件层之间的包含焊料连接的层中。可选地，TEC可以位于半导体衬底上方的金属互连结构中，诸如位于金属互连结构的顶部处的钝化堆叠件中。这些位置中的任一个处的TEC可以通过晶圆层级处理来形成。本申请的实施例还涉及半导体装置、集成电路器件及其制造方法。
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