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公开(公告)号：CN120021382A
公开(公告)日：2025-05-20
申请号：CN202411647436.X
申请日：2024-11-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了堆叠器件结构的源极/漏极制造方法。形成源极/漏极堆叠件的示例方法可包括前侧和背侧工艺。前侧工艺可以包括形成前侧源极/漏极沟槽，在该沟槽中形成伪源极/漏极，以及在伪源极/漏极上方的前侧源极/漏极沟槽内形成上部源极/漏极。背侧工艺可以包括暴露伪源极/漏极的背侧，去除(部分或完全)伪源极/漏极形成背侧源极/漏极沟槽，在该沟槽中形成下部源极/漏极。伪源极/漏极可以由半导体或介电材料形成，并且伪源极/漏极的部分可以保留在上部和下部源极/漏极之间。在一些实施例中，背侧工艺包括用背侧绝缘结构替换衬底/台面，并相对于背侧绝缘结构选择性地去除伪源极/漏极。本申请的实施例还涉及堆叠半导体结构及其制造方法。
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公开(公告)号：CN119545775A
公开(公告)日：2025-02-28
申请号：CN202411177435.3
申请日：2024-08-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例提供了存储器器件及其形成方法。在一个实施例中，一种半导体器件包括：第一晶体管，包括第一栅极结构；第二晶体管，包括第二栅极结构，第二栅极结构设置在第一栅极结构之上并且耦合到第一栅极结构；第三栅极结构；第四栅极结构，第四栅极结构设置在第三栅极结构之上并且耦合到第三栅极结构；栅极隔离区，位于第一栅极结构和第三栅极结构之间，栅极隔离区设置在第二栅极结构和第四栅极结构之间；以及交叉耦合接触件，在栅极隔离区、第一栅极结构和第三栅极结构下方延伸，交叉耦合接触件耦合到第一栅极结构。
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Patent Agency Ranking
公开(公告)号：CN118841372A
公开(公告)日：2024-10-25
申请号：CN202410849216.9
申请日：2024-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L21/82 , H01L27/092 , H01L29/06
Abstract: 形成互补场效应晶体管(CFET)器件的方法包括：形成垂直堆叠在鳍上方的多个沟道区域；在多个沟道区域的第一子集和多个沟道区域的第二子集之间形成隔离结构；在多个沟道区域和隔离结构周围形成栅极介电材料；在栅极介电材料周围形成功函材料；在功函材料周围形成含硅钝化层；在形成含硅钝化层之后，去除含硅钝化层的设置在多个沟道区域的第一子集周围的第一部分，并且保留含硅钝化层的设置在多个沟道区域的第二子集周围的第二部分；以及在去除含硅钝化层的第一部分之后，在多个沟道区域周围形成栅极填充材料。本申请的实施例还涉及互补场效应晶体管器件。
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公开(公告)号：CN119967894A
公开(公告)日：2025-05-09
申请号：CN202411593194.0
申请日：2024-11-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例公开了互补场效应晶体管结构及其形成方法。该方法包括形成第一半导体沟道区和第二半导体沟道区时，其中第二半导体沟槽区与第一半导体沟道区重叠，在第一半导体沟槽区上形成第一栅极电介质，以及在第二半导体流道区上形成第二栅极电介质。第一偶极膜和第二偶极膜分别形成在第一栅极电介质和第二栅极电介质上。第一偶极膜和第二偶极膜中的偶极掺杂剂分别被驱动到第一栅极电介质和第二栅极电介质中。然后去除第一偶极膜和第二偶极膜。栅电极形成在第一栅极电介质和第二栅极电介质上，以分别形成第一晶体管和第二晶体管。
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公开(公告)号：CN119400767A
公开(公告)日：2025-02-07
申请号：CN202411424792.5
申请日：2024-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/48 , H01L23/50 , H01L23/538 , H01L23/528 , H01L21/768 , H01L23/367
Abstract: 本公开实施例涉及集成电路(IC)结构。IC结构包括具有前侧和与前侧相对的背侧的半导体器件。第一互连结构设置在半导体器件的前侧上。第一互连结构包括具有多个层间介电(ILD)层的第一介电结构。第二介电结构设置在半导体器件的背侧上。第二介电结构包括具有大于ILD层的热导率的热导率的第一高热导率层。本申请的实施例还涉及集成电路(IC)结构及其形成方法。
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公开(公告)号：CN118315340A
公开(公告)日：2024-07-09
申请号：CN202410277328.1
申请日：2024-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 提供了形成堆叠多栅极器件的栅极结构的方法。根据本公开的形成半导体器件的方法包括形成栅极介电层以包围底部沟道构件和顶部沟道构件，在栅极介电层上方沉积偶极层，形成伪层，以使得顶部沟道构件设置在伪层的顶表面之上，去除顶部沟道构件周围的偶极层，在伪层的顶表面上形成自组装单层(SAM)，沉积硬掩模层以包围在顶部沟道构件上方，去除SAM和伪层，执行热驱入工艺以将偶极掺杂剂物质从偶极层驱入到底部沟道构件周围的栅极介电层中，去除硬掩模层，以及去除偶极层。
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公开(公告)号：CN116978866A
公开(公告)日：2023-10-31
申请号：CN202310819312.4
申请日：2023-07-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 提供了方法，方法包括沿开口的表面沉积催化剂层以及实施选择性增强工艺。选择性增强工艺改变金属组分在催化剂层的至少一个区域上的沉积速率。金属组分沉积在催化剂层上。示例性的选择性增强工艺包括自组装单分子层(SAM)、引入促进剂和/或引入抑制剂。本申请的实施例还涉及半导体结构及其形成方法。
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