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公开(公告)号：CN117894681A
公开(公告)日：2024-04-16
申请号：CN202311703487.5
申请日：2023-12-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/786 , H01L29/417 , H01L29/423
Abstract: 一种用于在晶体管周围形成垂直栅极的方法，包括在下源极/漏极区上形成半导体层的堆叠。半导体层的堆叠包括第一层、在第一层上的第二层和在第二层上的三层。第一层和第三层具有基本相同的组成，并且相对于第二层是可选择性蚀刻的。第一层和第二层可以被选择性地去除并且用内部间隔件代替。第二层可以被选择性地去除并且用栅电极代替。本申请的实施例还公开了一种半导体器件及其制造方法。
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公开(公告)号：CN117457655A
公开(公告)日：2024-01-26
申请号：CN202311254663.1
申请日：2023-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H10B10/00 , H01L29/06 , H01L21/8238
Abstract: 器件包括：第一半导体纳米结构的第一堆叠件；第二半导体纳米结构的第二堆叠件，位于第一半导体纳米结构的第一堆叠件上；第一半导体纳米结构的第三堆叠件，邻近第一堆叠件；第一栅极结构，包裹第一堆叠件和第二堆叠件；第二栅极结构，包裹第三堆叠件；栅极隔离结构，位于第一栅极结构和第二栅极结构之间；介电层，位于第二栅极结构上并且横向邻接栅极隔离结构；以及通孔。通孔包括：第一部分，第一部分在第一方向上延伸，第一部分位于第一栅极结构、栅极隔离结构和介电层上；以及第二部分，第二部分在横向于第一方向的第二方向上延伸。本申请的实施例还涉及半导体器件及其形成方法和存储器电路。
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公开(公告)号：CN112992787A
公开(公告)日：2021-06-18
申请号：CN202011313544.5
申请日：2020-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 方法包括：蚀刻介电层以形成介电鳍；在介电鳍上沉积过渡金属二硫属化物层；以及对过渡金属二硫属化物层实施各向异性蚀刻工艺。去除过渡金属二硫属化物层的水平部分，并且保留位于介电鳍的侧壁上的过渡金属二硫属化物层的垂直部分以形成垂直半导体环。该方法还包括：在二维半导体垂直半导体环的第一部分上形成栅极堆叠件；以及形成源极/漏极接触插塞，其中，源极/漏极接触插塞接触垂直半导体环的第二部分的侧壁。本申请的实施例还涉及半导体器件和形成半导体器件的方法。
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公开(公告)号：CN113140511B
公开(公告)日：2024-07-26
申请号：CN202110053759.6
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 制造半导体器件的方法包括在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构。所形成的第一半导体层的厚度在第一方向上进一步远离衬底间隔开的每个第一半导体层中增大。将堆叠结构图案化为沿基本垂直于第一方向的第二方向延伸的鳍结构。去除相邻的第二半导体层之间的第一半导体层的部分，并且栅极结构形成为在第三方向上在第一半导体层的第一部分上方延伸，使得栅极结构包裹第一半导体层。第三方向基本垂直于第一方向和第二方向。在第一半导体层的第一部分处的第一半导体层中的每个具有基本相同的厚度。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN118173448A
公开(公告)日：2024-06-11
申请号：CN202410178478.7
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/8238 , H01L27/092
Abstract: 本申请的实施例提供了一种半导体结构及其形成方法。一种方法包括形成包括第一FinFET和第二FinFET的互补场效应晶体管(CFET)。用于形成第一FinFET的工艺包括形成具有第一总数的至少一个半导体鳍，以及在至少一个所述半导体鳍上形成第一栅极堆叠件。第二FinFET与第一FinFET垂直对准。用于形成第二FinFET的工艺包括形成多个半导体鳍，其中多个半导体鳍具有大于第一总数的第二总数，以及在多个半导体鳍上形成第二栅极堆叠件。
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Patent Agency Ranking
公开(公告)号：CN114078952B
公开(公告)日：2024-05-03
申请号：CN202111014848.6
申请日：2021-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/10 , H01L29/417 , H01L29/423 , H01L21/336 , H01L29/78
Abstract: 公开了方法包括在衬底上方形成第一牺牲层，以及在第一牺牲层上方形成夹层结构。该夹层结构包括第一隔离层、位于第一隔离层上方的二维材料以及位于二维材料上方的第二隔离层。该方法还包括：在夹层结构上方形成第二牺牲层；在二维材料的相对端上形成第一源极/漏极区和第二源极/漏极区，并且第一源极/漏极区和第二源极/漏极区接触二维材料的侧壁；去除第一牺牲层和第二牺牲层以生成间隔；以及形成填充间隔的栅极堆叠件。本发明的实施例涉及一种半导体器件及另一种半导体器件。
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公开(公告)号：CN115763376A
公开(公告)日：2023-03-07
申请号：CN202210911538.2
申请日：2022-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 器件包括半导体纳米结构的垂直堆叠件、栅极结构、第一外延区域和介电结构。栅极结构包裹半导体纳米结构。第一外延区域横向邻接半导体纳米结构的第一半导体纳米结构。介电结构横向邻接半导体纳米结构的第二半导体纳米结构并且垂直邻接第一外延区域。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113140511A
公开(公告)日：2021-07-20
申请号：CN202110053759.6
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 制造半导体器件的方法包括在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构。所形成的第一半导体层的厚度在第一方向上进一步远离衬底间隔开的每个第一半导体层中增大。将堆叠结构图案化为沿基本垂直于第一方向的第二方向延伸的鳍结构。去除相邻的第二半导体层之间的第一半导体层的部分，并且栅极结构形成为在第三方向上在第一半导体层的第一部分上方延伸，使得栅极结构包裹第一半导体层。第三方向基本垂直于第一方向和第二方向。在第一半导体层的第一部分处的第一半导体层中的每个具有基本相同的厚度。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN111128276A
公开(公告)日：2020-05-08
申请号：CN201911045784.9
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 本案揭示一种包括以下操作的记忆体操作方法。第一信号被施加到记忆体元件中的记忆体单元，以调整记忆体单元的电阻值。在施加第一信号之后，将第二信号施加到除第一记忆体单元之外的记忆体单元，以进一步调整除第一记忆体单元之外的此些记忆体单元的电阻值。在施加第二信号之后，对应于第一预定电阻值及第二预定电阻值的数据分别储存在第一记忆体单元及第二记忆体单元中。第一信号用于控制记忆体单元中的第一记忆体单元，以具有第一预定电阻值。第二信号用于控制记忆体单元中的第二记忆体单元，以具有第二预定电阻值。
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公开(公告)号：CN111081767A
公开(公告)日：2020-04-28
申请号：CN201910851852.4
申请日：2019-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/10 , H01L29/78 , B82Y40/00
Abstract: 多个所述的实施例提供具有负电容的晶体管、及其制造方法。晶体管包含具有铁电层的栅极结构。铁电层是通过形成厚铁电膜、退火铁电膜以具有所需相态、以及薄化铁电膜至铁电层的所需厚度而形成。此制程确保在不管铁电层厚度的情况下，铁电层将具有铁电性质。
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