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公开(公告)号：CN119545775A
公开(公告)日：2025-02-28
申请号：CN202411177435.3
申请日：2024-08-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例提供了存储器器件及其形成方法。在一个实施例中，一种半导体器件包括：第一晶体管，包括第一栅极结构；第二晶体管，包括第二栅极结构，第二栅极结构设置在第一栅极结构之上并且耦合到第一栅极结构；第三栅极结构；第四栅极结构，第四栅极结构设置在第三栅极结构之上并且耦合到第三栅极结构；栅极隔离区，位于第一栅极结构和第三栅极结构之间，栅极隔离区设置在第二栅极结构和第四栅极结构之间；以及交叉耦合接触件，在栅极隔离区、第一栅极结构和第三栅极结构下方延伸，交叉耦合接触件耦合到第一栅极结构。
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公开(公告)号：CN119486243A
公开(公告)日：2025-02-18
申请号：CN202411468760.5
申请日：2024-10-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 方法包括：在第一衬底上方形成第一剥离结构，其中，形成第一剥离结构包括：在第一衬底上方沉积第一剥离层；在第一剥离层上方沉积第一硅层；在第一硅层上方沉积第二剥离层；以及在第二剥离层上方沉积第二硅层；在第一剥离结构上方外延生长第一多层堆叠件；将第一多层堆叠件接合至第二多层堆叠件；以及实施第一激光退火工艺以烧蚀第一硅层以及第一剥离层和第二剥离层的部分，以将第一衬底从第一多层堆叠件剥离。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN119342890A
公开(公告)日：2025-01-21
申请号：CN202410960597.8
申请日：2024-07-17
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了用以形成至源极/漏极部件的低接触电阻接触件的方法。本公开的方法包括：接收包括暴露出n型源极/漏极部件的表面和p型源极/漏极部件的表面的开口的工件；选择性地在p型源极/漏极部件的表面上沉积第一硅化物层，而n型源极/漏极部件的表面基本没有第一硅化物层；在第一硅化物层和n型源极/漏极部件的表面上沉积金属层；在金属层上方沉积第二硅化物层。选择性沉积包括：通过自组装层钝化n型源极/漏极部件的表面；在p型源极/漏极部件的表面上沉积第一硅化物层；以及去除自组装层。根据本申请的实施例，提供了半导体结构及其形成方法。
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公开(公告)号：CN118380435A
公开(公告)日：2024-07-23
申请号：CN202410378070.4
申请日：2024-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L21/56 , H01L23/31
Abstract: 器件的方法包括形成第一外延区域和第一外延区域之上的第二外延区域。可以形成从第一区域延伸至第二区域的开口。并且在开口的侧壁和底部上沉积衬垫层。对衬垫层实施等离子体处理，这可以形成第一外延区域的可以在第二外延区域上生长额外外延材料期间保持的条件化或钝化区域。本申请的实施例还涉及半导体结构和制造半导体器件的方法。
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公开(公告)号：CN118198069A
公开(公告)日：2024-06-14
申请号：CN202410215883.1
申请日：2024-02-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/82 , H01L23/64
Abstract: 集成电路器件包括在衬底的前侧处彼此堆叠的第一类型晶体管和第二类型晶体管。第二类型晶体管位于第一类型晶体管和衬底之间。集成电路器件也包括：前侧电感器，具有位于第一类型晶体管和第二类型晶体管之上的前侧上部金属层中的一个或多个导体；以及背侧电感器，具有位于衬底的背侧处的背侧下部金属层中的一个或多个导体。前侧电感器、第一类型晶体管和第二类型晶体管在背侧电感器正上方形成堆叠件。本申请的实施例还涉及形成集成电路器件的方法。
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Patent Agency Ranking
公开(公告)号：CN118039485A
公开(公告)日：2024-05-14
申请号：CN202410084867.3
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/10
Abstract: 用于在堆叠配置中形成互补FinFET(CFET)的方法包括：在堆叠鳍中形成凹槽；在凹槽中生长第一外延结构；蚀刻第一外延结构以去除第一外延结构的部分；在第一外延结构上方形成第一隔离结构；以及在第一隔离结构上方形成第二外延结构。在另一方法中，蚀刻堆叠鳍上方的伪栅电极，在堆叠鳍上方沉积第一栅电极，使第一栅电极的部分凹进，并且在第一栅电极上方形成第二栅电极。CFET器件包括堆叠在第一沟道区域上方的第二沟道区域、位于第一沟道区域和第二沟道区域的每个的相对侧上的相关外延结构对以及用于第一沟道区域和第二沟道区域的每个的相关栅电极。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN116487361A
公开(公告)日：2023-07-25
申请号：CN202310321302.8
申请日：2023-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768 , H01L23/367 , H01L23/373
Abstract: 本发明提供了半导体器件及其形成方法，其使用高kappa介电接合层而促进改进的热导率。在至少一个示例中，提供了包括第一衬底的器件。半导体器件层设置在第一衬底上，并且半导体器件层包括一个或多个半导体器件。前侧互连结构设置在半导体器件层上，并且接合层设置在前侧互连结构上。第二衬底设置在接合层上。接合层具有大于10W/m·K的热导率。
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公开(公告)号：CN119947227A
公开(公告)日：2025-05-06
申请号：CN202510050647.3
申请日：2025-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的实施例涉及一种形成半导体结构的方法包括：在第一半导体沟道区域和第二半导体沟道区域上形成第一栅极电介质和第二栅极电介质，第二半导体沟道区域与第一半导体沟道区域重叠；在第一栅极电介质上形成第一偶极膜，其中第一偶极膜包括第一类型的第一偶极掺杂剂，以及在第二栅极电介质上形成第二偶极膜。执行驱入工艺以将第一偶极膜和第二偶极膜中的偶极掺杂剂分别驱入第一栅极电介质和第二栅极电介质。去除第一偶极膜和第二偶极膜。在第一栅极电介质和第二栅极电介质上形成栅电极，以形成第一晶体管和第二晶体管。本公开的实施例还涉及半导体结构。
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公开(公告)号：CN119767708A
公开(公告)日：2025-04-04
申请号：CN202411379718.6
申请日：2024-09-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 实施例包括混合互补场效应晶体管和单极晶体管及其形成方法。在实施例中，一种半导体结构包括：第一半导体纳米结构；第二半导体纳米结构；第一隔离结构，插入在第一半导体纳米结构和第二半导体纳米结构之间；第一源极/漏极区域，从第一半导体纳米结构的端部横向延伸，第一源极/漏极区域具有第一导电类型；第二源极/漏极区域，从第二半导体纳米结构的端部横向延伸，第二源极/漏极区域具有第一导电类型，第二源极/漏极区域与第一源极/漏极区域垂直对齐；以及第一栅极结构，围绕第一半导体纳米结构和第二半导体纳米结构。本发明的实施例还提供了形成半导体结构的方法。
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公开(公告)号：CN119730361A
公开(公告)日：2025-03-28
申请号：CN202410900670.2
申请日：2024-07-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 互补场效应晶体管(CFET)器件包括：鳍；第一沟道区域，垂直设置在鳍上方；第二沟道区域，垂直设置在第一沟道区域上方；隔离结构，位于第一沟道区域和第二沟道区域之间；第一蚀刻停止层(ESL)，位于隔离结构的下表面上；第二ESL，位于隔离结构的上表面上，其中第一ESL、第二ESL、第一沟道区域和第二沟道区域是相同的半导体材料；第一源极/漏极区域，位于第一沟道区域的相对端部处；第二源极/漏极区域，位于第二沟道区域的相对端部处；介电结构，位于隔离结构的相对端部处，并且垂直设置在第一源极/漏极区域和第二源极/漏极区域之间；第一栅极结构，位于第一沟道区域周围；以及第二栅极结构，位于第二沟道区域周围。本申请的实施例还涉及形成互补场效应晶体管(CFET)器件的方法。
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