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公开(公告)号：CN118352313A
公开(公告)日：2024-07-16
申请号：CN202410335673.6
申请日：2024-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请的实施例提供了一种用于制造堆叠器件结构的方法。堆叠沟道结构包括其上具有第一栅极电介质的第一沟道结构、在第一沟道结构上方的隔离结构以及在隔离结构上方的第二沟道结构。第二沟道结构在其上具有第二栅极电介质。方法可以包括形成在第二沟道结构下方具有顶表面的伪层，在第二栅极电介质上选择性沉积硬掩模，选择性去除伪层，以及在伪层之后选择性去除硬掩模。沉积参数和伪层的组分被配置为抑制硬掩模在伪层上的沉积。第一栅电极和第二栅电极可以分别形成在第一栅极电介质和第二栅极电介质上方。可以在形成第一栅电极之前或之后选择性去除硬掩模。
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公开(公告)号：CN118380435A
公开(公告)日：2024-07-23
申请号：CN202410378070.4
申请日：2024-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L21/56 , H01L23/31
Abstract: 器件的方法包括形成第一外延区域和第一外延区域之上的第二外延区域。可以形成从第一区域延伸至第二区域的开口。并且在开口的侧壁和底部上沉积衬垫层。对衬垫层实施等离子体处理，这可以形成第一外延区域的可以在第二外延区域上生长额外外延材料期间保持的条件化或钝化区域。本申请的实施例还涉及半导体结构和制造半导体器件的方法。
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公开(公告)号：CN119920756A
公开(公告)日：2025-05-02
申请号：CN202411542048.5
申请日：2024-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 提供了低热预算介电材料沉积工艺。介电材料可以使用旋涂来沉积，并且用微波等离子体处理来处理。在一些实施方式中，介电材料邻近CFET器件的接触部件使用，诸如提供至CFET器件的底部晶体管的源极/漏极区域的连接的接触部件。本申请的实施例还涉及制造半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN119967903A
公开(公告)日：2025-05-09
申请号：CN202411593482.6
申请日：2024-11-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D84/85
Abstract: 用于形成堆叠晶体管器件的方法包括：诸如通过旋涂沉积来沉积伪材料，以不同于堆叠晶体管器件的第二晶体管来处理第一晶体管。多Vt图案化(其中堆叠器件中的不同晶体管可以具有不同的阈值电压(Vt))可以通过在图案化之前沉积伪材料以选择性控制每个晶体管的Vt而不影响其它晶体管来实施。在顶部‑底部FET堆叠件中，通过沉积伪材料，可以优化工艺以确保堆叠件中的每个晶体管都形成为具有期望的特性。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN119905458A
公开(公告)日：2025-04-29
申请号：CN202411512696.6
申请日：2024-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 一种形成半导体结构的方法，包括：在第一介电层中形成导电部件；在导电部件上方形成第二介电层；在第二介电层中形成开口以暴露导电部件的顶面；在导电部件的顶面处形成抑制剂膜；沉积导热层，导热层具有在开口的侧壁上的第一部分和在第二介电层的顶面上的第二部分；去除抑制膜以暴露导电部件的顶面；在开口中和导热层的第二部分上沉积导电材料；去除导电材料的部分以暴露导热层的第二部分；以及在导热层的第二部分和第二介电层上形成第三介电层。本申请的实施例还公开了一种互连结构。
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公开(公告)号：CN118116802A
公开(公告)日：2024-05-31
申请号：CN202410165524.X
申请日：2024-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105 , H01L21/67
Abstract: 本申请的实施例提供了一种低热预算介电材料处理。本公开的示例性方法包括：提供半导体结构，在半导体结构上方沉积介电材料；利用超临界流体中携带的气态物质处理介电材料，并且在处理之后，减小介电材料的厚度。根据本申请的其他实施例，还提供了制造半导体器件的方法以及自由基处理系统，自由基处理系统用于处理半导体结构上的介电材料。
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公开(公告)号：CN117276279A
公开(公告)日：2023-12-22
申请号：CN202311112733.X
申请日：2023-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/538
Abstract: 本发明的实施例提供了一种形成半导体器件的方法，包括：形成第一晶体管和堆叠在第一晶体管上的第二晶体管；形成与第一晶体管和第二晶体管相邻的第一开口；在第一开口中形成栅极隔离层；在栅极隔离层上形成导电层，导电层位于第一开口中；在导电层中形成切口区域；在切口区域中的导电层上形成介电层；形成与第二晶体管和导电层接触的前侧源极/漏极接触件；以及形成与第一晶体管和导电层接触的背侧源极/漏极接触件。本发明的实施例还提供了半导体器件。
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公开(公告)号：CN116825723A
公开(公告)日：2023-09-29
申请号：CN202310684230.3
申请日：2023-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 提供了半导体结构及其形成方法。在一个实施例中，一种示例性方法包括：在衬底上方形成与半导体鳍接合的伪栅极堆叠件，在衬底上方共形地沉积第一介电层，在第一介电层上方共形地沉积第二介电层，回蚀刻第一介电层和第二介电层，以形成沿着伪栅极堆叠件的侧壁表面延伸的栅极间隔件，栅极间隔件包括第一介电层和第二介电层，在半导体鳍中及半导体鳍上方并且邻近伪栅极堆叠件形成源极/漏极部件，并且用栅极结构替换伪栅极堆叠件，其中，第一介电层的介电常数小于氧化硅的介电常数，并且第二介电层比第一介电层更不容易被氧化。
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