公开(公告)号：CN118197376A

公开(公告)日：2024-06-14

申请号：CN202410189456.0

申请日：2024-02-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤韦翔 ,  廖思雅 ,  王振印

IPC: G11C11/412 ,  G11C11/413

Abstract: 本申请的实施例公开了SRAM单元、存储器中计算器件和操作基于SRAM的电路的方法。SRAM单元包括交叉耦合到第二反相器的第一反相器。第一反相器包括第一上拉晶体管和第一下拉晶体管，其具有限定第一储存节点的耦合漏极。SRAM单元还包括第一N型通过门晶体管，其具有耦合到写入位线的第一漏极、耦合到第一储存节点的第一源极以及耦合到第一写入字线的第一栅极。SRAM单元还包括第一P型通过门晶体管，其具有耦合到写入位线的第二漏极和耦合到第一储存节点的第二源极。SRAM单元还包括P型晶体管，该P型晶体管具有耦合到第一P型通过门晶体管的第二栅极的第三漏极、耦合到第二写入字线的第三源极和耦合到使能信号的第三栅极。

公开(公告)号：CN118198069A

公开(公告)日：2024-06-14

申请号：CN202410215883.1

申请日：2024-02-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤韦翔 ,  范铭隆 ,  吕盈达 ,  廖思雅

IPC: H01L27/092 ,  H01L21/82 ,  H01L23/64

Abstract: 集成电路器件包括在衬底的前侧处彼此堆叠的第一类型晶体管和第二类型晶体管。第二类型晶体管位于第一类型晶体管和衬底之间。集成电路器件也包括：前侧电感器，具有位于第一类型晶体管和第二类型晶体管之上的前侧上部金属层中的一个或多个导体；以及背侧电感器，具有位于衬底的背侧处的背侧下部金属层中的一个或多个导体。前侧电感器、第一类型晶体管和第二类型晶体管在背侧电感器正上方形成堆叠件。本申请的实施例还涉及形成集成电路器件的方法。

公开(公告)号：CN112309458A

公开(公告)日：2021-02-02

申请号：CN201911096293.7

申请日：2019-11-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤韦翔 ,  苏彬 ,  李愷信 ,  胡正明

IPC: G11C11/412 ,  G11C11/417

Abstract: 记忆体电路包括记忆体单元和源极线晶体管。记忆体单元包括第一晶体管、第二晶体管、第三晶体管、和第四晶体管。第二晶体管和第三晶体管形成一反相器其电性连接到第一晶体管的漏极。反相器配置为储存具有不同的施加的电压的两个状态。第四晶体管电性连接到反相器的节点。源极线晶体管电性连接到第四晶体管。

公开(公告)号：CN117276279A

公开(公告)日：2023-12-22

申请号：CN202311112733.X

申请日：2023-08-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤韦翔 ,  何韦德 ,  洪昕扬 ,  林孟佑 ,  黄祥鸿 ,  郑存甫 ,  胡宽侃 ,  陈思桦 ,  吴亭昀 ,  曾威程 ,  林威呈 ,  王振印 ,  黄瑞乾 ,  廖思雅

IPC: H01L27/092 ,  H01L21/8238 ,  H01L23/538

Abstract: 本发明的实施例提供了一种形成半导体器件的方法，包括：形成第一晶体管和堆叠在第一晶体管上的第二晶体管；形成与第一晶体管和第二晶体管相邻的第一开口；在第一开口中形成栅极隔离层；在栅极隔离层上形成导电层，导电层位于第一开口中；在导电层中形成切口区域；在切口区域中的导电层上形成介电层；形成与第二晶体管和导电层接触的前侧源极/漏极接触件；以及形成与第一晶体管和导电层接触的背侧源极/漏极接触件。本发明的实施例还提供了半导体器件。

公开(公告)号：CN116825723A

公开(公告)日：2023-09-29

申请号：CN202310684230.3

申请日：2023-06-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈思桦 ,  林政明 ,  尤韦翔 ,  何韦德 ,  温伟源 ,  廖思雅

IPC: H01L21/8238 ,  H01L27/092

Abstract: 提供了半导体结构及其形成方法。在一个实施例中，一种示例性方法包括：在衬底上方形成与半导体鳍接合的伪栅极堆叠件，在衬底上方共形地沉积第一介电层，在第一介电层上方共形地沉积第二介电层，回蚀刻第一介电层和第二介电层，以形成沿着伪栅极堆叠件的侧壁表面延伸的栅极间隔件，栅极间隔件包括第一介电层和第二介电层，在半导体鳍中及半导体鳍上方并且邻近伪栅极堆叠件形成源极/漏极部件，并且用栅极结构替换伪栅极堆叠件，其中，第一介电层的介电常数小于氧化硅的介电常数，并且第二介电层比第一介电层更不容易被氧化。

公开(公告)号：CN119403207A

公开(公告)日：2025-02-07

申请号：CN202411386070.5

申请日：2024-09-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 尤韦翔 ,  黄瑞乾 ,  林俊言 ,  廖思雅

IPC: H10D84/03 ,  H10D84/85 ,  H01L23/48 ,  H01L23/528 ,  H01L23/538

Abstract: 本申请的实施例提供了多栅极器件及其形成方法。方法包括形成第一互补场效应晶体管(CFET)和第二CFET。第一CFET包括第一下部晶体管和与第一下部晶体管重叠的第一上部晶体管。第二CFET包括第二下部晶体管和与第二下部三极管重叠的第二上部三极管。方法还包括执行第一蚀刻工艺以形成第一开口，其中第一蚀刻工艺包括蚀刻第一上部晶体管与第二上部晶体管之间的第一栅极堆叠，以及蚀刻第下部晶体管与所二下部晶体管之间的第二栅极堆叠。第一开口用介电材料填充以形成介电区域。该方法还包括执行第二蚀刻工艺以蚀刻介电区域的中间部分并形成第二开口，以及用导电材料填充第二开口以形成通孔。

公开(公告)号：CN118315387A

公开(公告)日：2024-07-09

申请号：CN202410300679.X

申请日：2024-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王书玮 ,  洪昕扬 ,  尤韦翔 ,  黄瑞乾 ,  廖思雅

IPC: H01L27/092 ,  H01L21/8238

Abstract: 提供了半导体结构及其形成方法。根据本公开实施例的半导体结构包括：衬底；第一半导体层，位于衬底上方；第二半导体层，位于第一半导体层上方，并且包括夹置在第一源极/漏极区域和第二源极/漏极区域之间的沟道区域；第一多个纳米结构，设置在沟道区域上方；第一泄漏阻挡层，位于第一源极/漏极区域上方；第二泄漏阻挡层，位于第二源极/漏极区域上方；介电层，位于第一泄漏阻挡层上；第一源极/漏极部件，位于介电层上并且与第一多个纳米结构的第一侧壁接触；以及第二源极/漏极部件，设置在第二泄漏阻挡层上并且与第一多个纳米结构的第二侧壁接触。第一泄漏阻挡层和第二泄漏阻挡层包括未掺杂的半导体材料。