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公开(公告)号：CN114242586A
公开(公告)日：2022-03-25
申请号：CN202111543886.0
申请日：2021-12-16
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/331 , H01L29/06 , H01L29/08 , H01L29/739 , H01L27/06
Abstract: 本申请提供了一种RC‑IGBT元胞的制备方法及RC‑IGBT芯片，该制备方法包括：对半导体基板进行处理并在其上形成由氧化层和多晶硅组成的栅极；在所述栅极的中部刻蚀出多个孔洞区；通过一具有预设结构的光刻版在所述孔洞区进行N+发射极的注入，其中注入有所述N+发射极的区域为IGBT区，未注入所述N+发射极的区域为FRD区。本申请提供的制备方法通过对条形栅极分段，通过在栅极的中部刻蚀出多个孔洞区，并利用有预设结构的光刻版在孔洞区合理布局N+发射极的位置，让没有被沟道短路的二极管部分率先进入电导调制状态，能有效降低VF，优化了VF‑shift。
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公开(公告)号：CN113053991A
公开(公告)日：2021-06-29
申请号：CN201911366131.0
申请日：2019-12-26
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/06 , H01L29/417 , H01L29/739
Abstract: 本公开提供一种逆导型IGBT的元胞结构及逆导型IGBT。该元胞结构包括位于元胞结构中心的第二导电类型阱区；设置于所述阱区表面内的第一导电类型源区和第二导电类型源区；其中，所述第一导电类型源区位于所述第二导电类型源区两侧并且部分底部覆盖所述第二导电类型源区两侧的部分表面，并使得所述第一导电类型源区的侧面与所述第二导电类型源区未被所述第一导电类型源区覆盖的表面一起合围成一主沟槽；覆盖在所述主沟槽的侧壁和底部上的导电层；设置在所述栅结构上和所述主沟槽中的发射极金属层；其中，所述主沟槽的底部上的部分导电层与所述发射极金属层接触。这种结构可以降低栅极电压对逆导型IGBT内FRD正向导通压降的影响，使FRD获得更低的正向压降。
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公开(公告)号：CN107564952B
公开(公告)日：2021-06-22
申请号：CN201610502531.X
申请日：2016-06-30
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/423 , H01L29/739
Abstract: 一种功率半导体，包括：衬底；形成在衬底中的第一导电区域，第一导电区域中形成有具有第一导电类型的源极区；形成在衬底一表面的栅氧化层，栅氧化层与源极区接触，其中，栅氧化层具有多种厚度，并且随着与第一导电区域之间距离的增大，栅氧化层的厚度呈现逐渐增大的趋势；形成在栅氧化层上的多晶硅层。相较于现有的功率半导体，该功率半导体更加平整，其工艺(记号对准、光刻及刻蚀等)难度得到有效降低，这样也就有助于提高功率半导体器件的性能以及芯片封装功能的可靠性。
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公开(公告)号：CN112687728A
公开(公告)日：2021-04-20
申请号：CN202011474978.3
申请日：2020-12-14
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/06 , H01L21/331 , H01L29/739
Abstract: 本发明提供一种沟槽栅IGBT器件及其制备方法，所述器件包括：第一导电类型衬底；设置于所述第一导电类型衬底上的第一沟槽栅和第二沟槽栅，所述第一沟槽栅和第二沟槽栅相互平行且均沿第一方向延伸；以及设置于所述第一沟槽栅和第二沟槽栅之间的浮空区，所述浮空区包括沿所述第一方向交替间隔排布的P型浮空块和N型浮空块；其中，每个所述P型浮空块的掺杂量与相邻的每个所述N型浮空块的掺杂量相等。本发明对栅氧非沟道一侧的掺杂区提出了优化设计，通过分区域进行不同类型的掺杂实现内置二极管；该二极管可以对浮空P区进行钳位，从而降低浮空P区对栅极的充电电流，提升器件的SCSOA。
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公开(公告)号：CN108511521B
公开(公告)日：2020-11-10
申请号：CN201810149749.0
申请日：2018-02-13
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/739 , H01L21/331
Abstract: 本发明公开了一种具有含虚栅的复合栅结构的IGBT芯片的制作方法，包括：在晶圆基片上刻蚀形成相邻的第一和第二沟槽，在第二沟槽形成第二沟槽栅极作为虚栅极，然后在形成通过多晶硅相连的第一沟槽栅极和平面栅极。虚栅极位于第一沟槽栅极和平面栅极之间并与其通过氧化层隔离。沟槽栅有源区和平面栅有源区中自下而上分布的N阱区、P阱区、P+掺杂区和N+掺杂扩散区均通过相同的工艺实现。本发明实现平面栅极和沟槽栅极共存于同一芯片，从而大大提升芯片密度，并通过虚栅极悬空或接地的方式有效屏蔽平面栅结构和沟槽栅结构二者间相互干扰，同时优化复合栅的输入和输出电容，优化芯片开通速度，以及降低开关损耗。
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公开(公告)号：CN107564954B
公开(公告)日：2020-11-10
申请号：CN201610503258.2
申请日：2016-06-30
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/739 , H01L29/40 , H01L29/423
Abstract: 一种功率半导体，包括：衬底；形成在衬底中的第一导电区域，第一导电区域中形成有具有第一导电类型的源极区；形成在衬底一表面的栅氧化层，栅极氧化层与源极区接触；形成在栅氧化层上的第一多晶硅层；其中，栅氧化层内部形成有第二多晶硅层，第二多晶硅层的一端位于第一导电区域上方，另一端与功率半导体的元胞右边缘对齐。该功率半导体的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。
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公开(公告)号：CN107564814B
公开(公告)日：2020-11-10
申请号：CN201610503033.7
申请日：2016-06-30
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/423 , H01L29/739
Abstract: 一种制作功率半导体的方法，包括：步骤一、在衬底上形成第一预设厚度的半导体层；步骤二、对第一预设厚度的半导体层进行刻蚀，得到第一目标台面；步骤三、在第一目标台面上形成第二多晶硅层；步骤四、在第二多晶硅层上继续形成半导体层，并对最终形成的半导体层进行刻蚀，得到第二目标台面，从而形成栅氧化层；步骤五、在第二目标台面上形成第一多晶硅层。利用该方法制作得到的功率半导体器件的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。
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公开(公告)号：CN114122104B
公开(公告)日：2025-04-04
申请号：CN202010878410.1
申请日：2020-08-27
Applicant: 株洲中车时代半导体有限公司
Abstract: 本发明公开了一种逆导IGBT器件，包括IGBT器件主体，所述IGBT器件主体的N++发射区包括第一N+源区和第二N+源区，所述第一N+源区的右端与所述第二N+源区的左端连接，所述N++发射区的横截面中所述第一N+源区的后端位于所述第二N+源区前端与后端之间，所述第二N+源区的前端位于所述第二N+源区前端与后端之间。通过将现有的完整的矩形N++发射区，变为交错相交的第一N+源区和第二N+源区，消除了部分N++发射区的存在，当器件工作在FRD模式时，阳极短路效应减少，从而避免沟道短路效应的影响，提高了器件的性能。
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公开(公告)号：CN116130512A
公开(公告)日：2023-05-16
申请号：CN202211679354.4
申请日：2022-12-26
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/423 , H01L29/739 , H01L29/78 , H01L21/336 , H01L21/331 , H01L29/16 , H02M1/00
Abstract: 本公开提供一种半导体器件及其制备方法、电力变换装置。该半导体器件，包括：半导体层，具有彼此相对的第一侧表面和第二侧表面面，半导体层被划分出用于构造晶体管的晶体管区和用于构造二极管的二极管区，半导体层包括位于其第一侧表面中晶体管区所处区域内侧的多个源区；多个第一沟槽，设置在半导体层的第一侧表面中晶体管区所处区域上，多个第一沟槽内部分别设置栅极结构，栅极结构与源区相连；多个第二沟槽，设置在半导体层的第一侧表面中二极管区所处区域上，多个第二沟槽内部分别设置虚设栅极结构；第一电极，设置在半导体层的第一侧表面上，与多个源区导电接触，与栅极结构之间由层间介质层隔开，且与虚设栅极结构导电接触。
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公开(公告)号：CN116053134A
公开(公告)日：2023-05-02
申请号：CN202211651576.5
申请日：2022-12-21
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/331 , H01L29/739
Abstract: 本公开提供一种半导体器件的制备方法和半导体器件。半导体器件的制备方法包括：第一部分处理过程，包括全部工艺温度大于或等于900℃的处理步骤，以在半导体层的第一面上形成沟槽，在所述沟槽中形成栅极结构，在所述半导体层的所述第一面上形成第二导电类型的阱区，在所述阱区的表面内形成第一导电类型的源区，所述沟槽的深度大于所述阱区的深度；阈值电压调节过程，包括通过离子注入工艺至少调整所述阱区中用于形成反型层的区段中的部分区段的掺杂浓度；第二部分处理过程，全部工艺温度均小于或等于600℃。该制备方法可实现对阈值电压的精细调控，且对器件其他参数影响轻微。
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