公开(公告)号：CN1307721C

公开(公告)日：2007-03-28

申请号：CN97102023.X

申请日：1997-01-10

Applicant: 尔必达存储器株式会社

Inventor： 成井诚司 ,  宇田川哲 ,  梶谷一彦 ,  吉田诚

IPC: H01L27/108 ,  H01L27/10 ,  H01L21/8242 ,  H01L21/822 ,  H01L21/768

CPC classification number: H01L27/10894 ,  H01L27/10814 ,  H01L27/10873 ,  H01L27/10882 ,  H01L27/10885 ,  H01L2924/0002 ,  Y10S257/915 ,  H01L2924/00

Abstract: DRAM的存储器单元选择MISFET Qt的栅电极(8A)(字线)的薄层电阻和位线(BL1、BL2)的薄层电阻分别等于或小于2Ω/□。在形成栅电极(8A)(字线)或位线(BL1、BL2)的步骤期间形成周边电路的互连，由此可减少制造DRAM的步骤的数目。

公开(公告)号：CN1841552A

公开(公告)日：2006-10-04

申请号：CN200610073854.8

申请日：2006-03-31

Applicant: 尔必达存储器株式会社

Inventor： 梶谷一彦

IPC: G11C11/401

CPC classification number: G11C11/4097 ,  G11C11/4094 ,  G11C2207/005

Abstract: 本发明的半导体存储装置具有：由多个存储单元构成的一个或多个单位块；第一读出放大器列，配置在多条位线的一端侧；第二读出放大器列，配置在多条位线的另一端侧；第一开关机构，切换多条位线的一端和第一读出放大器列之间的连接状态；第二开关机构，切换多条位线的另一端和第二读出放大器列之间的连接状态；第三开关机构，配置在多条位线的延伸方向的大致中央部，将多条位线切换成连接状态或断开状态；和刷新控制机构，在单位块的刷新动作时，作为多条位线断开的状态将单位块分割成第一区域和第二区域，选择字线属于第一区域时用第一开关机构和第一读出放大器列，选择字线属于第二区域时用第二开关机构和第二读出放大器列。

公开(公告)号：CN101540190A

公开(公告)日：2009-09-23

申请号：CN200910128944.6

申请日：2009-03-17

Applicant: 尔必达存储器株式会社

Inventor： 梶谷一彦 ,  吉田宗一郎

IPC: G11C7/08 ,  G11C7/12

CPC classification number: G11C8/08 ,  G11C7/067 ,  G11C11/22 ,  G11C11/223 ,  G11C11/4076 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/004

Abstract: 本发明提供了一种具有单端读出放大器的半导体器件。补偿了制造工艺、电源电压、接合点温度和造成变化的其它因素，并防止了读出放大器的操作裕度减小。具有分级位线结构的半导体存储器件中的单端读出放大器包括：第一MOS晶体管，其用于放大从存储单元输出到位线的信号；第二MOS晶体管，其用于将第一MOS晶体管的输出供给到全局位线；以及全局位线电压确定电路；并且通过包括第一MOS晶体管的复制品和全局位线电压确定电路的复制品的延迟电路的输出信号，来控制至少第二MOS晶体管的导通/截止时序或者包括全局位线电压确定电路的全局读出放大器的读取时序。

公开(公告)号：CN1260810C

公开(公告)日：2006-06-21

申请号：CN00816039.2

申请日：2000-11-29

Applicant: 株式会社日立制作所

Inventor： 竹村理一郎 ,  関口知纪 ,  木村胜高 ,  梶谷一彦 ,  高桥继雄

IPC: H01L21/8242 ,  H01L27/108 ,  G11C11/401

CPC classification number: H01L27/10894 ,  G11C11/4097 ,  H01L27/10897

Abstract: 在进行读出放大器交互配置的情况下，作为从子存储器阵列(SMA)向读出放大器(SA)引出数据线的方式，把在子存储器阵列内连续的2条或者交错地把2条数据线夹在中间的2条数据线，连接到相邻的读出放大器上。说得更详细点，采用使被夹持在连接到2个相邻的读出放大器上的每一条数据线之间的数据线的条数变成为偶数(0、2、4…)的办法，就可以避免在读出放大器块与子存储器阵列的连接部分处的断线、短路，因而使布局变得容易起来。

公开(公告)号：CN1093201A

公开(公告)日：1994-10-05

申请号：CN94101411.8

申请日：1994-02-19

Applicant: 株式会社日立制作所

Inventor： 梶谷一彦 ,  堀口真志 ,  中込仪延 ,  堀陵一 ,  松本哲郎 ,  久保征治

IPC: H01L27/10 ,  G11C11/34

CPC classification number: G11C29/44 ,  G06F11/006 ,  G11C7/1045

Abstract: 将一个设有按照存入非易失存储元件中的信息，来选择存储器功能的功能选择电路的半导体芯片密封在封装内，而且通过在上述状态或半导体芯片被安装在印刷板的状态下写入非易失存储器元件，最后设置存储器功能。通过根据上述过程来设置半导体存储器类型，从圆片工艺到组装步骤的过程都能变得相同，因此，可便于批量生产和生产控制。可在短期内提供具有符合用户技术规格的存储器功能的半导体存储器。

公开(公告)号：CN1391702A

公开(公告)日：2003-01-15

申请号：CN00816039.2

申请日：2000-11-29

Applicant: 株式会社日立制作所

Inventor： 竹村理一郎 ,  関口知纪 ,  木村胜高 ,  梶谷一彦 ,  高桥继雄

IPC: H01L21/8242 ,  H01L27/108 ,  G11C11/401

CPC classification number: H01L27/10894 ,  G11C11/4097 ,  H01L27/10897

Abstract: 在进行读出放大器交互配置的情况下，作为从子存储器阵列(SMA)向读出放大器(SA)引出数据线的方式，把在子存储器阵列内连续的2条或者交错地把2条数据线夹在中间的2条数据线，连接到相邻的读出放大器上。说得更详细点，采用使被夹持在连接到2个相邻的读出放大器上的每一条数据线之间的数据线的条数变成为偶数(0、2、4…)的办法，就可以避免在读出放大器块与子存储器阵列的连接部分处的断线、短路，因而使布局变得容易起来。

公开(公告)号：CN1162845A

公开(公告)日：1997-10-22

申请号：CN97102023.X

申请日：1997-01-10

Applicant: 株式会社日立制作所

Inventor： 成井诚司 ,  宇田川哲 ,  梶谷一彦 ,  吉田诚

IPC: H01L27/108 ,  H01L27/10 ,  H01L21/8242 ,  H01L21/822 ,  H01L21/768

CPC classification number: H01L27/10894 ,  H01L27/10814 ,  H01L27/10873 ,  H01L27/10882 ,  H01L27/10885 ,  H01L2924/0002 ,  Y10S257/915 ,  H01L2924/00

Abstract: DRAM的存储器单元选择MISFET Qt的栅电极8A(字线)的薄层电阻和位线BL1、BL2的薄层电阻分别等于或小于2Ω/□。在形成栅电极8A(字线)或位线BL1、BL2的步骤期间形成周边电路的互连，由此可减少制造DRAM的步骤的数目。

公开(公告)号：CN1129356A

公开(公告)日：1996-08-21

申请号：CN95115539.3

申请日：1995-08-10

Applicant: 株式会社日立制作所

Inventor： 大鸟浩 ,  梶谷一彦 ,  宫沢一幸 ,  久保征治 ,  小池淳义 ,  金井史幸

IPC: H01L21/82 ,  H01L21/8242

CPC classification number: H01L27/10844 ,  H01L27/1052

Abstract: 一种制造半导体集成电路器件的方法，包括：将半导体衬底的第二表面部分做成凹槽；在其第一表面部分处制作第一电路区元件，而在第二表面部分处制作第二电路区元件，第一电路区和第二电路区的元件在垂直于半导体衬底表面部分的方向上具有相对小和大的尺寸；制作一隔离膜以覆盖第一和第二电路区，使隔离膜的第一和第二部分间产生高程差；将隔离膜化学机械整平以抑制其高程差；以及在提高了聚焦裕度的情况下，在隔离膜上制作布线导体。

公开(公告)号：CN1115101A

公开(公告)日：1996-01-17

申请号：CN95101903.1

申请日：1995-02-06

Applicant: 株式会社日立制作所

Inventor： 中村正行 ,  松本哲郎 ,  梶谷一彦

IPC: G11C11/40 ,  H01L27/10

Abstract: 一种半导体存储器，其存储器阵列带有一1MOS型存储器单元矩阵，其高速存储器阵列带有一3MOS型存储器单元矩阵，其中X系统选取高速存储器阵列的操作由地址储存电路和地址比较器执行，前者储存分配给写/读字线的X地址，后者比较存储于前者的数据和X系统地址信号。当高速存储器阵列中有数据时从其中输出读出信号，当字线具有的数据与其相同时把储存存储器阵列中的位线放大信号传送到高速存储器阵列以刷新高速存储器阵列。

公开(公告)号：CN1092898A

公开(公告)日：1994-09-28

申请号：CN94100573.9

申请日：1994-01-24

Applicant: 株式会社日立制作所

Inventor： 梶谷一彦 ,  高桥继雄 ,  大一义 ,  中村正行 ,  大鸟浩 ,  松本哲郎 ,  河原尊之

IPC: G11C21/00 ,  H01L27/108

CPC classification number: G11C11/4097 ,  G11C11/4091

Abstract: 一种采用对成对MOSFET特性偏差进行补偿的读出放大器的动态RAM，位线的寄生电容至少是存储单元的电容的20倍。每根位线被开关MOSFET分成两部分，需要时可以断开。电路中提供了许多组存储器矩阵，每一组包括一个开关MOSFET，用于互连与读出放大器相连的公共源极线，因此在它们之间可以对公共源极线进行循环充电。