公开(公告)号：CN1210783C

公开(公告)日：2005-07-13

申请号：CN99118339.8

申请日：1999-08-31

Applicant: 株式会社日立制作所

Inventor： 斋藤政良 ,  吉田诚 ,  川上博士 ,  梅泽唯史

IPC: H01L21/82 ,  H01L21/28 ,  H01L27/10

CPC classification number: H01L21/76831 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76856 ,  H01L21/76877 ,  H01L21/76897 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  H01L28/40 ,  H01L2924/3011

Abstract: 半导体集成电路器件制造工艺，包含：用第一导电膜、第一绝缘膜和第二绝缘膜相继涂敷半导体衬底并图形化；制作第三绝缘膜和第四绝缘膜；在第四绝缘膜上制作在第一导电膜图形之间具有第一窗口的掩模，并对第一窗口暴露的第四绝缘膜进行腐蚀形成第二窗口；对从第二窗口暴露的第三绝缘膜进行各向异性腐蚀，在相邻第一导电膜图形之间的第三绝缘膜中形成暴露半导体衬底上表面的第三窗口。

公开(公告)号：CN1162845A

公开(公告)日：1997-10-22

申请号：CN97102023.X

申请日：1997-01-10

Applicant: 株式会社日立制作所

Inventor： 成井诚司 ,  宇田川哲 ,  梶谷一彦 ,  吉田诚

IPC: H01L27/108 ,  H01L27/10 ,  H01L21/8242 ,  H01L21/822 ,  H01L21/768

CPC classification number: H01L27/10894 ,  H01L27/10814 ,  H01L27/10873 ,  H01L27/10882 ,  H01L27/10885 ,  H01L2924/0002 ,  Y10S257/915 ,  H01L2924/00

Abstract: DRAM的存储器单元选择MISFET Qt的栅电极8A(字线)的薄层电阻和位线BL1、BL2的薄层电阻分别等于或小于2Ω/□。在形成栅电极8A(字线)或位线BL1、BL2的步骤期间形成周边电路的互连，由此可减少制造DRAM的步骤的数目。

公开(公告)号：CN1261461A

公开(公告)日：2000-07-26

申请号：CN98806444.8

申请日：1998-06-18

Applicant: 株式会社日立制作所

Inventor： 吉田诚 ,  熊内隆宏 ,  只木芳隆 ,  浅野勇 ,  长谷川升雄 ,  川北惠三

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10852 ,  H01L27/10817

Abstract: 一种具有在每一个中都形成有构成存储单元的存储单元选择用MISFET(Qs)且由在半导体衬底(1)的主面的X方向上直线延伸的岛状的图形构成的有源区域(L)的DRAM,存储单元选择用MISFET(Qs)具有用恒定的宽度在半导体衬底(1)的主面的Y方向上延伸的栅极电极(7)(字线WL)。相邻的栅极电极(7)(字线WL)之间的间隔比栅极电极(7)的宽度窄。在每一存储单元选择用MISFET(Qs)上边形成的位线(BL)用恒定的宽度在半导体衬底(1)的主面的X方向上延伸。相邻的位线(BL)彼此间的间隔比位线的宽度宽。

公开(公告)号：CN1190848C

公开(公告)日：2005-02-23

申请号：CN98806444.8

申请日：1998-06-18

Applicant: 株式会社日立制作所

Inventor： 吉田诚 ,  熊内隆宏 ,  只木芳隆 ,  浅野勇 ,  长谷川升雄 ,  川北惠三

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10852 ,  H01L27/10817

Abstract: 一种具有在每一个中都形成有构成存储单元的存储单元选择用MISFET(Qs)且由在半导体衬底(1)的主面的X方向上直线延伸的岛状的图形构成的有源区域(L)的DRAM，存储单元选择用MISFET(Qs)具有用恒定的宽度在半导体衬底(1)的主面的Y方向上延伸的栅极电极(7)(字线WL)。相邻的栅极电极(7)(字线WL)之间的间隔比栅极电极(7)的宽度窄。在每一存储单元选择用MISFET(Qs)上边形成的位线(BL)用恒定的宽度在半导体衬底(1)的主面的X方向上延伸。相邻的位线(BL)彼此间的间隔比位线的宽度宽。

公开(公告)号：CN1246727A

公开(公告)日：2000-03-08

申请号：CN99118339.8

申请日：1999-08-31

Applicant: 株式会社日立制作所

Inventor： 斋藤政良 ,  吉田诚 ,  川上博士 ,  梅泽唯史

IPC: H01L21/82 ,  H01L21/28 ,  H01L27/10

CPC classification number: H01L21/76831 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76856 ,  H01L21/76877 ,  H01L21/76897 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  H01L28/40 ,  H01L2924/3011

Abstract: 半导体集成电路器件制造工艺,包含:用第一导电膜、第一绝缘膜和第二绝缘膜相继涂敷半导体衬底并图形化;制作第三绝缘膜和第四绝缘膜;在第四绝缘膜上制作在第一导电膜图形之间具有第一窗口的掩模,并对第一窗口暴露的第四绝缘膜进行腐蚀形成第二窗口;对从第二窗口暴露的第三绝缘膜进行各向异性腐蚀,在相邻第一导电膜图形之间的第三绝缘膜中形成暴露半导体衬底上表面的第三窗口。