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公开(公告)号：CN1115101A
公开(公告)日：1996-01-17
申请号：CN95101903.1
申请日：1995-02-06
Applicant: 株式会社日立制作所
Abstract: 一种半导体存储器，其存储器阵列带有一1MOS型存储器单元矩阵，其高速存储器阵列带有一3MOS型存储器单元矩阵，其中X系统选取高速存储器阵列的操作由地址储存电路和地址比较器执行，前者储存分配给写/读字线的X地址，后者比较存储于前者的数据和X系统地址信号。当高速存储器阵列中有数据时从其中输出读出信号，当字线具有的数据与其相同时把储存存储器阵列中的位线放大信号传送到高速存储器阵列以刷新高速存储器阵列。
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公开(公告)号：CN1092898A
公开(公告)日：1994-09-28
申请号：CN94100573.9
申请日：1994-01-24
Applicant: 株式会社日立制作所
IPC: G11C21/00 , H01L27/108
CPC classification number: G11C11/4097 , G11C11/4091
Abstract: 一种采用对成对MOSFET特性偏差进行补偿的读出放大器的动态RAM，位线的寄生电容至少是存储单元的电容的20倍。每根位线被开关MOSFET分成两部分，需要时可以断开。电路中提供了许多组存储器矩阵，每一组包括一个开关MOSFET，用于互连与读出放大器相连的公共源极线，因此在它们之间可以对公共源极线进行循环充电。
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公开(公告)号：CN1159058A
公开(公告)日：1997-09-10
申请号：CN96121717.0
申请日：1996-11-20
Applicant: 株式会社日立制作所
Inventor： 中村正行
IPC: G11C11/34
CPC classification number: G11C7/1072 , G11C7/22 , G11C29/80 , G11C29/84
Abstract: 本发明是用来减小半导体器件中传输线阻抗对时钟信号影响的一种方法和装置。与先前技术不同的是，本发明包括位于靠近器件同步输入/输出端口的多个时钟输入，因而减小任何单个外部时钟信号必须传送的最大距离，并由此而减小因传输线阻抗对外部时钟信号的影响而引起的延时。本发明还包括一个只读存储器(“ROM”)以提高器件的速度，并在器件的列译码器与地址端口之间的高度拥挤区内提供附加空间。该ROM经编程对行地址译码以提供有利于冗余列存取的信息。
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Patent Agency Ranking
公开(公告)号：CN101276641B
公开(公告)日：2012-05-23
申请号：CN200810005561.5
申请日：2008-02-15
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4076
CPC classification number: G11C7/04 , G11C7/1066 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2272
Abstract: 本发明提供一种半导体存储器件，该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作，而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块，其中，上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号，上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值，并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
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公开(公告)号：CN1181632A
公开(公告)日：1998-05-13
申请号：CN97121179.5
申请日：1997-10-24
Applicant: 株式会社日立制作所 , 日立超爱尔、爱斯、爱工程股份有限公司
IPC: H01L27/108
CPC classification number: G11C11/4074 , G11C11/408 , G11C11/4087
Abstract: 在动态RAM中,动态存储单元设置于字线和一对位线的一根的交叉处,对应于电源电压的选择电平信号和对应于低于电路地电位的负电位的非选择电平提供给字线。由读出放大器读到成对位线的存储单元信号被放大,所述读出放大器在电路地电位和通过使电源电压降低等于地址选择MOSFET的阈值电压而形成的内部电压下工作。动态RAM具有接收电源电压和电路地电位的振荡器,及接收由振荡器产生的振荡脉冲的电路,用于产生负电位。
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公开(公告)号：CN101276641A
公开(公告)日：2008-10-01
申请号：CN200810005561.5
申请日：2008-02-15
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4076
CPC classification number: G11C7/04 , G11C7/1066 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2272
Abstract: 本发明提供一种半导体存储器件，该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作，而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块，其中，上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号，上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值，并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
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公开(公告)号：CN1051644C
公开(公告)日：2000-04-19
申请号：CN95107632.9
申请日：1995-06-27
Applicant: 株式会社日立制作所
IPC: H01L27/105
CPC classification number: H01L27/105
Abstract: P－型阱区中形成存储器阵列部分，此阵列中的动态存储单元排成矩阵状，给该P－型阱区加以绝对值减小了的反向偏压；最好地适应于更新特性。考虑到高速工作，则给形成外围电路之N－沟道MOSFET的P－阱区加上一个反向偏压，使其绝对值比加给存储器阵列部分P－型阱的偏压绝对值小。考虑到负尖峰信号电压，给形成与外部接线端相连之输入电路或输出电路的N－沟道MOSEFET的P－型阱部分加以绝对值大的反偏压。
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公开(公告)号：CN1128902A
公开(公告)日：1996-08-14
申请号：CN95107632.9
申请日：1995-06-27
Applicant: 株式会社日立制作所
IPC: H01L27/105
CPC classification number: H01L27/105
Abstract: P-型阱区中形成存储器阵列部分，此阵列中的动态存储单元排成矩阵状，给该P-型阱区加以绝对值减小了的反向偏压；最好地适应于更新特性。考虑到高速工作，则给形成外围电路之N-沟道MOSFET的P-阱区加上一个反向偏压，使其绝对值比加给存储器阵列部分P-型阱的偏压绝对值小。考虑到负尖峰信号电压，给形成与外部接线端相连之输入电路或输出电路的N-沟道MOSEFET的P-型阱部分加以绝对值大的反偏压。
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