公开(公告)号：CN103219367B

公开(公告)日：2016-04-06

申请号：CN201210195125.5

申请日：2012-06-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄渊圣 ,  解子颜 ,  张铭庆 ,  陈昭成 ,  陈嘉仁

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823828 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明涉及一种FinFET。该FinFET包括形成在衬底上方的鳍状结构。栅极介电层至少部分地包裹鳍状结构的一部分。该栅极介电层包含高-k栅极介电材料。该FinFET包括共形地形成在栅极介电层上的多晶硅层。该FinFET包括形成在多晶硅层上方的金属栅电极层。本发明提供了一种制造FinFET的方法。该方法包括提供鳍状结构，该鳍状结构包含半导体材料。该方法包括：在鳍状结构上方形成栅极介电层；栅极介电层至少部分地包裹鳍状结构。该方法包括在栅极介电层上方形成多晶硅层，其中以共形方式形成多晶硅层。该方法包括在多晶硅层上方形成伪栅极层。本发明提供一种用于FinFET器件的具有共形多晶硅层的复合伪栅极。

公开(公告)号：CN103578954A

公开(公告)日：2014-02-12

申请号：CN201210495541.7

申请日：2012-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄渊圣 ,  张铭庆 ,  陈昭成

IPC: H01L21/28 ,  H01L29/423

CPC classification number: H01L29/4966 ,  H01L29/517 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/78

Abstract: 本发明公开了一种制造半导体集成电路(IC)的方法。该方法包括：提供半导体衬底并在其中形成栅极沟槽。该方法还包括：用功函数(WF)金属堆叠件部分地填充该栅极沟槽，并用伪填充材料(DFM)在该WF金属堆叠件上方填充剩余的栅极沟槽。子栅极沟槽通过在该栅极沟槽中回蚀该WF金属堆叠件形成，并用绝缘保护层填充，从而在该栅极沟槽中形成绝缘区。DFM被完全去除，从而在该栅极沟槽中形成MG中心沟槽(MGCT)，其用填充金属填充。本发明提供具有金属栅极的半导体集成电路。

公开(公告)号：CN110783182B

公开(公告)日：2024-08-23

申请号：CN201910298155.0

申请日：2019-04-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 戴铭家 ,  曾主元 ,  江欣哲 ,  黄渊圣 ,  梁春昇

IPC: H01L21/28 ,  H01L21/336

Abstract: 本发明涉及半导体装置的形成方法。本发明提供的方法施加保护层于栅极堆叠的一部分上，接着移除保护层。沉积保护层之后，将等离子体前驱物分离成多个组成。接着采用中性自由基移除保护层。在一些实施例中，移除步骤亦形成保护性的副产物，其有助于保护下方的层状物免于在蚀刻工艺中损伤。

公开(公告)号：CN114967273A

公开(公告)日：2022-08-30

申请号：CN202111185093.6

申请日：2021-10-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄渊圣

IPC: G02F1/225 ,  G02F1/025

Abstract: 本公开的各种实施例涉及一种包括波导的半导体结构。波导具有输入区域和输出区域。输入区域配置成接收光。波导包括含有第一掺杂类型的下部掺杂结构和设置于下部掺杂结构内的多个掺杂柱结构。掺杂柱结构包括与第一掺杂类型相对的第二掺杂类型。掺杂柱结构从下部掺杂结构的顶部表面延伸到下部掺杂结构的顶部表面下方的点。

公开(公告)号：CN106935551B

公开(公告)日：2020-06-30

申请号：CN201610663488.5

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李勃学 ,  叶志扬 ,  黄渊圣 ,  叶冠麟 ,  萧君展

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092

Abstract: 本公开提供半导体装置及其制造方法。在半导体装置的制造方法中，在基底上形成虚设栅极结构，在虚设栅极结构上形成第一绝缘层，移除虚设栅极结构以在第一绝缘层内形成栅极空间，在栅极空间内形成第一导电层以形成缩小的栅极空间，将与第一导电层不同材料制成的第二导电层填入缩小的栅极空间，将填入的第一导电层和第二导电层凹陷以形成第一栅极凹陷，在第一栅极凹陷内的第一导电层和第二导电层上形成第三导电层，在将填入的第一导电层和第二导电层凹陷之后，第二导电层自第一导电层突出。

公开(公告)号：CN105304465B

公开(公告)日：2018-06-08

申请号：CN201410406169.7

申请日：2014-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林毓超 ,  张铭庆 ,  黄渊圣 ,  陈瑞铭 ,  陈昭成

IPC: H01L21/02 ,  H01L21/67

CPC classification number: H01L21/3065 ,  C23C16/40 ,  C23C16/401 ,  C23C16/509 ,  H01J37/32467 ,  H01J37/32477 ,  H01J37/32853 ,  H01J37/32871 ,  H01J2237/334

Abstract: 本发明公开了工艺室以及制备和操作工艺室的方法。在一些实施例中，制备用于处理衬底的工艺室的方法包括：在工艺室的腔内设置的元件上方形成第一阻挡层，元件包括排气材料；以及在工艺室内，在第一阻挡层上方形成第二阻挡层。本发明还涉及工艺室、制备工艺室的方法和操作工艺室的方法。

公开(公告)号：CN106409766A

公开(公告)日：2017-02-15

申请号：CN201610560440.1

申请日：2016-07-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄渊圣 ,  陈昭成 ,  李俊鸿 ,  陈华丰 ,  李勃学

IPC: H01L21/8234 ,  H01L27/088

CPC classification number: H01L29/6656 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76897 ,  H01L29/41725 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/78 ,  H01L21/823431 ,  H01L21/823468 ,  H01L27/0886

Abstract: 一种示例性器件包括：在半导体衬底上方延伸的栅极堆叠件，设置在栅极堆叠件的顶面上的硬掩模，位于栅极堆叠件的侧面上的低k介电间隔件。低k介电间隔件的顶部低于硬掩模的上表面。该器件还包括电连接至邻近栅极堆叠件的源极/漏极区的接触件。接触件在低k介电间隔件上方横向地延伸，并且介电材料设置在接触件和低k介电间隔件之间。介电材料比低k介电间隔件对蚀刻具有更高的选择性。本发明还提供了另一种器件和一种方法。

公开(公告)号：CN105304465A

公开(公告)日：2016-02-03

申请号：CN201410406169.7

申请日：2014-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林毓超 ,  张铭庆 ,  黄渊圣 ,  陈瑞铭 ,  陈昭成

IPC: H01L21/02 ,  H01L21/67

CPC classification number: H01L21/3065 ,  C23C16/40 ,  C23C16/401 ,  C23C16/509 ,  H01J37/32467 ,  H01J37/32477 ,  H01J37/32853 ,  H01J37/32871 ,  H01J2237/334

Abstract: 本发明公开了工艺室以及制备和操作工艺室的方法。在一些实施例中，制备用于处理衬底的工艺室的方法包括：在工艺室的腔内设置的元件上方形成第一阻挡层，元件包括排气材料；以及在工艺室内，在第一阻挡层上方形成第二阻挡层。本发明还涉及工艺室、制备工艺室的方法和操作工艺室的方法。

公开(公告)号：CN103426821B

公开(公告)日：2016-01-20

申请号：CN201210288951.4

申请日：2012-08-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 解子颜 ,  张铭庆 ,  黄渊圣 ,  戴铭家 ,  陈昭成

IPC: H01L21/82

CPC classification number: H01L27/0629 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体集成电路(IC)的制造方法。所述方法包括接收半导体器件，图案化第一硬掩模以在高电阻器(Hi-R)堆叠件中形成第一凹槽，去除所述第一硬掩模，在所述Hi-R堆叠件中形成第二凹槽，在所述Hi-R堆叠件中的第二凹槽中形成第二硬掩模。然后，可通过第二硬掩模和栅极沟槽蚀刻在半导体衬底中形成Hi-R。

公开(公告)号：CN103066073B

公开(公告)日：2016-01-13

申请号：CN201210093769.3

申请日：2012-03-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱鸣 ,  林慧雯 ,  庄学理 ,  杨宝如 ,  黄渊圣 ,  陈嘉仁 ,  陈昭成

IPC: H01L27/092 ,  H01L29/49 ,  H01L21/8238

CPC classification number: H01L29/66545 ,  H01L21/28088 ,  H01L21/823437 ,  H01L21/82345 ,  H01L21/823475 ,  H01L21/823481 ,  H01L29/42376 ,  H01L29/4966

Abstract: 本发明涉及集成电路制造，并且更具体地涉及的是金属栅极结构。CMOS半导体器件的一种示例性结构包括：包括邻近P有源区域和N有源区域并且将其分隔开的隔离区域的衬底；位于P有源区域上方并且在隔离区域上方延伸的P金属栅电极，其中，P金属栅电极包括P功函金属以及位于P功函金属和衬底之间的含氧TiN层；以及位于N有源区域上方并且在隔离区域上方延伸的N金属栅电极，其中，N金属栅电极包括N功函金属以及位于N功函金属和衬底之间的富氮TiN层，其中，在隔离区域上方，富氮TiN层与含氧TiN层相连接。本发明还提供了一种半导体器件的金属栅极结构。