公开(公告)号：CN106486343B

公开(公告)日：2020-08-14

申请号：CN201610663305.X

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨宗潾 ,  陈华丰 ,  陈桂顺 ,  谢旻谚 ,  李勃学 ,  傅士奇 ,  龙元祥 ,  蔡晏佐

IPC: H01L21/02 ,  H01L21/3065

Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。

公开(公告)号：CN106935551B

公开(公告)日：2020-06-30

申请号：CN201610663488.5

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李勃学 ,  叶志扬 ,  黄渊圣 ,  叶冠麟 ,  萧君展

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092

Abstract: 本公开提供半导体装置及其制造方法。在半导体装置的制造方法中，在基底上形成虚设栅极结构，在虚设栅极结构上形成第一绝缘层，移除虚设栅极结构以在第一绝缘层内形成栅极空间，在栅极空间内形成第一导电层以形成缩小的栅极空间，将与第一导电层不同材料制成的第二导电层填入缩小的栅极空间，将填入的第一导电层和第二导电层凹陷以形成第一栅极凹陷，在第一栅极凹陷内的第一导电层和第二导电层上形成第三导电层，在将填入的第一导电层和第二导电层凹陷之后，第二导电层自第一导电层突出。

公开(公告)号：CN106409766A

公开(公告)日：2017-02-15

申请号：CN201610560440.1

申请日：2016-07-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄渊圣 ,  陈昭成 ,  李俊鸿 ,  陈华丰 ,  李勃学

IPC: H01L21/8234 ,  H01L27/088

CPC classification number: H01L29/6656 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76897 ,  H01L29/41725 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/78 ,  H01L21/823431 ,  H01L21/823468 ,  H01L27/0886

Abstract: 一种示例性器件包括：在半导体衬底上方延伸的栅极堆叠件，设置在栅极堆叠件的顶面上的硬掩模，位于栅极堆叠件的侧面上的低k介电间隔件。低k介电间隔件的顶部低于硬掩模的上表面。该器件还包括电连接至邻近栅极堆叠件的源极/漏极区的接触件。接触件在低k介电间隔件上方横向地延伸，并且介电材料设置在接触件和低k介电间隔件之间。介电材料比低k介电间隔件对蚀刻具有更高的选择性。本发明还提供了另一种器件和一种方法。

公开(公告)号：CN106935551A

公开(公告)日：2017-07-07

申请号：CN201610663488.5

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李勃学 ,  叶志扬 ,  黄渊圣 ,  叶冠麟 ,  萧君展

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092

CPC classification number: H01L21/823456 ,  H01L21/823431 ,  H01L21/823842 ,  H01L27/088 ,  H01L27/0886 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/7848 ,  H01L21/82345 ,  H01L21/823821 ,  H01L21/82385 ,  H01L27/0924

Abstract: 本公开提供半导体装置及其制造方法。在半导体装置的制造方法中，在基底上形成虚设栅极结构，在虚设栅极结构上形成第一绝缘层，移除虚设栅极结构以在第一绝缘层内形成栅极空间，在栅极空间内形成第一导电层以形成缩小的栅极空间，将与第一导电层不同材料制成的第二导电层填入缩小的栅极空间，将填入的第一导电层和第二导电层凹陷以形成第一栅极凹陷，在第一栅极凹陷内的第一导电层和第二导电层上形成第三导电层，在将填入的第一导电层和第二导电层凹陷之后，第二导电层自第一导电层突出。

公开(公告)号：CN106486343A

公开(公告)日：2017-03-08

申请号：CN201610663305.X

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨宗潾 ,  陈华丰 ,  陈桂顺 ,  谢旻谚 ,  李勃学 ,  傅士奇 ,  龙元祥 ,  蔡晏佐

IPC: H01L21/02 ,  H01L21/3065

CPC classification number: H01L21/26586 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/2658 ,  H01L21/266 ,  H01L21/302 ,  H01L21/30608 ,  H01L21/308 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/3086 ,  H01L21/31 ,  H01L21/31111 ,  H01L21/32134 ,  H01L21/32155 ,  H01L21/3065 ,  H01L21/02

Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。