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公开(公告)号：CN119815900A
公开(公告)日：2025-04-11
申请号：CN202410503825.9
申请日：2024-04-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请公开了选择性形成蚀刻停止层及其结构。一种方法包括：在半导体区域之上形成栅极堆叠；执行外延工艺以在栅极堆叠旁边形成源极/漏极区域；在源极/漏极区域之上形成源极/漏极接触插塞并且电耦合到源极/漏极区域；在栅极堆叠之上形成栅极接触插塞并且电耦合到栅极堆叠；在导电特征附近的电介质层上选择性地形成第一抑制剂膜。导电特征选自由源极/漏极区域、源极/漏极接触插塞、以及栅极接触插塞组成的组。在导电特征上选择性地沉积第一蚀刻停止层，其中，第一抑制剂膜防止第一蚀刻停止层被沉积在其上。然后去除抑制剂膜。
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公开(公告)号：CN116413858A
公开(公告)日：2023-07-11
申请号：CN202310132417.2
申请日：2023-02-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G02B6/136
Abstract: 光子器件和用于形成光子器件的相关方法。在一些实施例中，制造光子器件的方法包括在衬底上方形成层堆叠件。在一些情况下，层堆叠件包括下部包覆层、设置在下部包覆层上方的芯层和设置在芯层上方的上部包覆层。在一些示例中，该方法还包括图案化层堆叠件以形成用于光子器件的波导。在一些情况下，波导包括芯层，并且芯层包括具有凸轮廓的侧表面。
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公开(公告)号：CN115440802A
公开(公告)日：2022-12-06
申请号：CN202210792616.1
申请日：2022-07-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L21/336 , H01L29/78 , H01L21/8234
Abstract: 一种半导体结构，包括使用两个单独的氧化层以提高装置的可靠度。相邻鳍片形成第一氧化层，相邻第一氧化层形成虚设栅极，去除虚设栅极，之后相邻第一氧化层形成第二氧化层。在去除虚设栅极时，使用第二氧化层可以通过覆盖可能对第一氧化层造成的任何损坏以提高装置可靠度。
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公开(公告)号：CN110783182A
公开(公告)日：2020-02-11
申请号：CN201910298155.0
申请日：2019-04-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体装置的形成方法。本发明提供的方法施加保护层于栅极堆叠的一部分上，接着移除保护层。沉积保护层之后，将等离子体前驱物分离成多个组成。接着采用中性自由基移除保护层。在一些实施例中，移除步骤亦形成保护性的副产物，其有助于保护下方的层状物免于在蚀刻工艺中损伤。
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公开(公告)号：CN103426821A
公开(公告)日：2013-12-04
申请号：CN201210288951.4
申请日：2012-08-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82
CPC classification number: H01L27/0629 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种半导体集成电路(IC)的制造方法。所述方法包括接收半导体器件，图案化第一硬掩模以在高电阻器(Hi-R)堆叠件中形成第一凹槽，去除所述第一硬掩模，在所述Hi-R堆叠件中形成第二凹槽，在所述Hi-R堆叠件中的第二凹槽中形成第二硬掩模。然后，可通过第二硬掩模和栅极沟槽蚀刻在半导体衬底中形成Hi-R。
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Patent Agency Ranking
公开(公告)号：CN111696859B
公开(公告)日：2023-04-25
申请号：CN201910744444.9
申请日：2019-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , H01L21/308 , H01L29/10 , H01L29/78
Abstract: 本公开涉及使用等离子体刻蚀进行超窄沟道图案化。一种方法包括在图案化光致抗蚀剂上形成聚合物层。聚合物层延伸到图案化光致抗蚀剂的开口中。蚀刻聚合物层以暴露图案化光致抗蚀剂。蚀刻聚合物层和顶部底部抗反射涂层(BARC)以图案化顶部BARC，其中图案化光致抗蚀剂用作蚀刻掩模。顶部BARC用作蚀刻掩模来蚀刻底层。
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公开(公告)号：CN114078839A
公开(公告)日：2022-02-22
申请号：CN202110362539.1
申请日：2021-04-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/08 , H01L21/822
Abstract: 本公开的各个实施例针对具有用于良品率改进的沟槽图案的沟槽电容器。沟槽电容器位于衬底上并且包括多个电容器段。电容器段根据沟槽图案延伸到衬底中并且在轴线上以间距隔开。多个电容器段包括位于沟槽电容器的边缘处的边缘电容器段和位于沟槽电容器的中心处的中心电容器段。边缘电容器段的宽度大于中心电容器段的宽度和/或边缘电容器段处的间距大于中心电容器段处的间距。更大的宽度可以促进应力吸收，并且更大的间距可以增加沟槽电容器的热膨胀应力最大的边缘处的衬底刚度，从而减少衬底弯曲和沟槽耗竭以改进良品率。本申请的实施例提供了集成芯片及用于形成沟槽电容器的方法。
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公开(公告)号：CN111696859A
公开(公告)日：2020-09-22
申请号：CN201910744444.9
申请日：2019-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , H01L21/308 , H01L29/10 , H01L29/78
Abstract: 本公开涉及使用等离子体刻蚀进行超窄沟道图案化。一种方法包括在图案化光致抗蚀剂上形成聚合物层。聚合物层延伸到图案化光致抗蚀剂的开口中。蚀刻聚合物层以暴露图案化光致抗蚀剂。蚀刻聚合物层和顶部底部抗反射涂层(BARC)以图案化顶部BARC，其中图案化光致抗蚀剂用作蚀刻掩模。顶部BARC用作蚀刻掩模来蚀刻底层。
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公开(公告)号：CN106935551A
公开(公告)日：2017-07-07
申请号：CN201610663488.5
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
CPC classification number: H01L21/823456 , H01L21/823431 , H01L21/823842 , H01L27/088 , H01L27/0886 , H01L29/42376 , H01L29/4966 , H01L29/66545 , H01L29/7848 , H01L21/82345 , H01L21/823821 , H01L21/82385 , H01L27/0924
Abstract: 本公开提供半导体装置及其制造方法。在半导体装置的制造方法中，在基底上形成虚设栅极结构，在虚设栅极结构上形成第一绝缘层，移除虚设栅极结构以在第一绝缘层内形成栅极空间，在栅极空间内形成第一导电层以形成缩小的栅极空间，将与第一导电层不同材料制成的第二导电层填入缩小的栅极空间，将填入的第一导电层和第二导电层凹陷以形成第一栅极凹陷，在第一栅极凹陷内的第一导电层和第二导电层上形成第三导电层，在将填入的第一导电层和第二导电层凹陷之后，第二导电层自第一导电层突出。
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公开(公告)号：CN103578954B
公开(公告)日：2016-06-22
申请号：CN201210495541.7
申请日：2012-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/423
CPC classification number: H01L29/4966 , H01L29/517 , H01L29/66477 , H01L29/66545 , H01L29/78
Abstract: 本发明公开了一种制造半导体集成电路(IC)的方法。该方法包括：提供半导体衬底并在其中形成栅极沟槽。该方法还包括：用功函数(WF)金属堆叠件部分地填充该栅极沟槽，并用伪填充材料(DFM)在该WF金属堆叠件上方填充剩余的栅极沟槽。子栅极沟槽通过在该栅极沟槽中回蚀该WF金属堆叠件形成，并用绝缘保护层填充，从而在该栅极沟槽中形成绝缘区。DFM被完全去除，从而在该栅极沟槽中形成MG中心沟槽(MGCT)，其用填充金属填充。本发明提供具有金属栅极的半导体集成电路。
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