公开(公告)号：CN105990435B

公开(公告)日：2019-05-03

申请号：CN201510100342.5

申请日：2015-03-06

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  小野升太郎 ,  浦秀幸 ,  泉泽优

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明的实施方式提供一种能够降低终端区域中的半导体区域表面的电场的半导体装置。实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、元件区域、及终端区域。第二半导体区域设置在第一半导体区域内。元件区域具有第二导电型的第三半导体区域、第一导电型的第四半导体区域、及栅极电极。栅极电极隔着栅极绝缘层而与第三半导体区域及第四半导体区域相邻。终端区域具有第一电极。终端区域包围元件区域。第一电极具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一电极在第一半导体区域上及第二半导体区域上设置着多个。在第二方向相邻的第一部分的间隔比在第一方向相邻的第二部分的间隔窄。

公开(公告)号：CN109659367A

公开(公告)日：2019-04-19

申请号：CN201810184885.3

申请日：2018-03-07

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下浩明 ,  小野升太郎 ,  一条尚生

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备：半导体层，具有第1面与第2面；第1导电型的第1半导体区域；第2导电型的第2半导体区域；在与第2半导体区域之间夹着第1半导体区域的第2导电型的第3半导体区域；第1半导体区域与第1面之间的第1导电型的第1阱区域；相对于第1阱区域而离开的第1导电型的第2阱区域；第1阱区域与第1面之间的第1导电型的第1接触区域；第2阱区域与第1面之间的第1导电型的第2接触区域；在第1阱区域与第2阱区域之间的第1半导体区域之上设置的栅电极；源电极，具有与第1接触区域相接的第1区域以及与第2接触区域相接的第2区；以及漏电极。

公开(公告)号：CN102339861B

公开(公告)日：2015-07-01

申请号：CN201110113071.9

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/66734

Abstract: 本发明的实施方式的半导体装置具备：第一导电型的第一半导体层；第一导电型的第二半导体层和第二导电型的第三半导体层，在大致平行于上述第一半导体层主面的方向上交替地设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层和上述第三半导体层之上；第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上；控制电极，隔着绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层地与上述第二半导体层相连的槽内；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间。上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。

公开(公告)号：CN102420249B

公开(公告)日：2014-08-27

申请号：CN201110277860.6

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种功率半导体装置，在第一导电型的第一半导体层(1)的第一表面上，相邻接地包括第一柱区域(6)、第二柱区域(10)、及第一导电型的外延层(3)。第一柱区域(6)具有交替配置的多个第二导电型的第一柱层(4)及多个第一导电型的第二柱层(5)，多个第二导电型的第一基极层(11)相隔开地连接在多个第一柱层(4)的各个之上。第二柱区域(10)相邻接地具有第二导电型的第三柱层(7)、第一导电型的第四柱层(8)、及第二导电型的第五柱层(9)。多个第二导电型的第二基极层(12)相隔开地连接在第三柱层及第五柱层的各个之上。多个源极层选择性地形成在多个第一基极层各自的表面。

公开(公告)号：CN102194858B

公开(公告)日：2013-11-20

申请号：CN201110050910.7

申请日：2011-03-03

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  谷内俊治 ,  渡边美穗

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L27/07 ,  H01L29/72

Abstract: 本实施方式的半导体装置包括：第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面侧；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧而离所述第二半导体区域的形成着所述第三半导体区域的主面越远。

公开(公告)号：CN102623499A

公开(公告)日：2012-08-01

申请号：CN201210017576.X

申请日：2012-01-19

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/42356 ,  H01L29/42368 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/7395

Abstract: 实施方式的半导体元件具备：第1导电型的第1半导体层、第1导电型的第2半导体层、第2导电型的第3半导体层、第1导电型的第4半导体层、第1控制电极、引出电极、第2控制电极、第3控制电极。上述第1控制电极与上述第2半导体层、上述第3半导体层以及上述第4半导体层隔着第1绝缘膜对置。上述引出电极与上述第1控制电极电连接，设置在上述第2半导体层之上。上述第2控制电极以及上述第3控制电极与上述引出电极电连接，在上述引出电极下隔着第2绝缘膜与上述第2半导体层对置。在上述引出电极下的上述第2半导体层的表面没有设置上述第3半导体层。上述第2控制电极的电阻比上述第3控制电极的电阻高。

公开(公告)号：CN102412273A

公开(公告)日：2012-04-11

申请号：CN201110066867.3

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/423 ,  H01L21/28 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7811 ,  H01L24/37 ,  H01L24/40 ,  H01L24/41 ,  H01L24/84 ,  H01L29/0619 ,  H01L29/402 ,  H01L29/42372 ,  H01L29/66712 ,  H01L2224/40245 ,  H01L2224/40479 ,  H01L2224/40499 ,  H01L2224/4103 ,  H01L2224/84203 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2224/37099

Abstract: 本发明提供半导体装置，具有：第一主电极，与第一导电型的第一半导体区域及在上述第一半导体区域的表面选择性地设置的第二导电型的第二半导体区域电连接；控制电极，与上述第一半导体区域之间隔着第一绝缘膜地设置；以及引出电极，与上述控制电极电连接。还具有：第二绝缘膜，设在上述第一主电极及上述引出电极的上方；以及多个接触电极，设置在形成于上述第二绝缘膜的多个第一接触孔的内部，与上述引出电极电连接。通过上述第二绝缘膜与上述第一主电极电绝缘的控制端子，覆盖上述引出电极、以及上述第一主电极中的设置在上述第一半导体区域上方、上述第二半导体区域上方、上述控制电极上方的部分，与上述多个接触电极电连接。

公开(公告)号：CN1244160C

公开(公告)日：2006-03-01

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n-型高阻抗外延层(50)；在n-型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n-型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n-型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN1581486A

公开(公告)日：2005-02-16

申请号：CN200410055997.7

申请日：2004-08-04

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L27/04 ,  H01L27/10 ,  H01L29/78 ,  H01L29/739 ,  H01L21/8234

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/267 ,  H01L29/42368 ,  H01L29/4933

Abstract: 本发明提供能提高开关特性的半导体器件及其制造方法。纵式MOSFET，在漏区(21)上形成基区(22)，在该基区中形成源区(23)。形成沟槽(24)，其从上述源区的表面贯穿该基区，深度至少到达漏区的附近。在沟槽的侧壁和底部形成栅绝缘膜(25)，栅电极(26)的至少一部分形成在沟槽内。上述基区的杂质浓度分布具有源区与基区的界面附近的第1峰值、及在基区与漏区的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定基区的掺杂量。

公开(公告)号：CN1405897A

公开(公告)日：2003-03-26

申请号：CN02148229.2

申请日：2002-06-11

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  山口正一 ,  相田聪 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/00 ,  H01L21/00

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L21/3247 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7816 ,  H01L29/7824 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。