公开(公告)号：CN101924132B

公开(公告)日：2013-05-01

申请号：CN201010144886.9

申请日：2010-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野昇太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

Abstract: 本发明提供一种功率用半导体器件，其特征在于，具备：在n+漏层之上，横向交替配置的n柱层以及p柱层；设置在p柱层的表面的p基层；形成在p基层的表面的n源层；横向交替设置的表面p柱层以及表面n柱层；与n+漏层电连接的漏电极；在p基层、表面p柱层、以及表面n柱层之间隔着绝缘膜形成的栅电极；以及与p柱层和n源层的表面接合的源电极，表面p柱层设置在两个p基层之间设置的至少一个p柱层之上，设置在表面p柱层之下的p柱层的杂质浓度高于设置在p基层之下的p柱层的杂质浓度。

公开(公告)号：CN102694010A

公开(公告)日：2012-09-26

申请号：CN201210069986.9

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/06

CPC classification number: H01L29/66666 ,  B82Y10/00 ,  H01L29/0634 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/66977 ,  H01L29/7828

Abstract: 一种半导体元件，包括：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在上述第1半导体层上；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第1半导体层的第1沟槽内；含有SixGe1-x或SixGeyC1-x-y的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第1半导体层且隔着上述第2半导体层与上述第1沟槽邻接的第2沟槽内；第1主电极，与上述第1半导体层连接；以及第2主电极，与上述第3半导体层连接。上述第2半导体层的杂质浓度高于上述第1半导体层的杂质浓度。

公开(公告)号：CN102194883A

公开(公告)日：2011-09-21

申请号：CN201110071968.X

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  薮崎宗久 ,  谷内俊治 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712

Abstract: 本发明提供导通电阻低的半导体器件及其制造方法。该半导体器件具备：N型的第1半导体层(11)；杂质浓度低于第1半导体层的N型的第2半导体层(12)；在距离第2半导体层的表面为第1深度(X1)处具有比第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度Np1的N型的第1埋入层(13)；与第1埋入层相邻，在距离第2半导体层的表面为与第1深度(X1)大致相等的第2深度(X2)处具有第2峰值杂质浓度(Np2)的P型第2埋入层(14)；重叠在第2埋入层(14)的上部的P型的基极层(15)；下表面位于距离第2半导体层的表面为比第1深度(X1)浅的第3深度(X3)处的N型的源极层(17)；隔着栅极绝缘膜(19)形成的栅电极(19)。

公开(公告)号：CN102412298B

公开(公告)日：2015-02-25

申请号：CN201110277760.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供半导体元件及该半导体元件的制造方法，该半导体元件包括：第二半导体层，包含在沿着第一半导体层的主面的方向上交替设置的第一导电型的第一柱及第二导电型的第二柱；第一控制电极，填埋在从第二半导体层的表面向第一半导体层的方向设置的沟槽的内部；及第二控制电极，设置在第二半导体层上，且与第一控制电极相连。在除由第二控制电极覆盖的部分以外的第二半导体层的表面，设置着第二导电型的第一半导体区域，在第一半导体区域的表面，选择性地设置着与由第二控制电极覆盖的第二半导体层的表面相隔开的第一导电型的第二半导体区域。此外，与第二半导体区域相邻接的第二导电型的第三半导体区域选择性地设置在第一半导体区域的表面。

公开(公告)号：CN102403315B

公开(公告)日：2014-06-25

申请号：CN201110066839.1

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L27/04

CPC classification number: H01L29/7839 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7806 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明提供一种降低场效应型晶体管部的通态电阻并且抑制了肖特基势垒二极管部的漏泄电流的半导体装置。具备：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在第一半导体层的上方；第一导电型的第三半导体层，设置在第二半导体层的上方；填充电极，隔着第一绝缘膜设置在第一沟槽内；控制电极，在第一沟槽内隔着第二绝缘膜设置在填充电极的上方；第二导电型的第四半导体层，连接于第二沟槽的下端，选择性地设置在第一半导体层内；第一主电极，与第一半导体层电连接；以及第二主电极，设置在第二沟槽内，与第二半导体层、第三半导体层、第四半导体层连接。填充电极与第二主电极或控制电极电连接，在第二沟槽的侧壁形成有由第二主电极和第一半导体层构成的肖特基结。

公开(公告)号：CN102694029A

公开(公告)日：2012-09-26

申请号：CN201210061291.6

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41741 ,  H01L29/66712

Abstract: 实施方式的半导体元件，具备：在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。

公开(公告)号：CN101866921B

公开(公告)日：2012-07-11

申请号：CN200911000119.4

申请日：2009-11-20

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/7395 ,  H01L29/7811 ,  Y10S257/901

Abstract: 在元件部和终端部具有超结结构的纵型的功率半导体装置中，在超结结构的外周部表面上形成n型杂质层。由此，能够降低超结结构区的外周部表面的电场。因此，能够提供高耐压且高可靠性的纵型功率半导体装置。

公开(公告)号：CN102412298A

公开(公告)日：2012-04-11

申请号：CN201110277760.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供半导体元件及该半导体元件的制造方法，该半导体元件包括：第二半导体层，包含在沿着第一半导体层的主面的方向上交替设置的第一导电型的第一柱及第二导电型的第二柱；第一控制电极，填埋在从第二半导体层的表面向第一半导体层的方向设置的沟槽的内部；及第二控制电极，设置在第二半导体层上，且与第一控制电极相连。在除由第二控制电极覆盖的部分以外的第二半导体层的表面，设置着第二导电型的第一半导体区域，在第一半导体区域的表面，选择性地设置着与由第二控制电极覆盖的第二半导体层的表面相隔开的第一导电型的第二半导体区域。此外，与第二半导体区域相邻接的第二导电型的第三半导体区域选择性地设置在第一半导体区域的表面。

公开(公告)号：CN101866951A

公开(公告)日：2010-10-20

申请号：CN201010143449.5

申请日：2010-03-17

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野昇太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7811 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/7395 ,  H01L29/7813

Abstract: 本发明提供半导体装置。本发明的晶体管包括第一导电型的第一半导体层、和具有沿着与第一半导体层的表面平行的方向交替排列了第一导电型的第二半导体层以及第二导电型的第三半导体层的柱结构的漂移层。相对上述漂移层并行并且交替配置了第一导电型的第四半导体层以及第二导电型的第五半导体层。第五半导体层具有比第四半导体层多的杂质量。相对第四以及第五半导体层并行且交替配置了第一导电型的第六半导体层以及第二导电型的第七半导体层。第七半导体层具有比第六半导体层少的杂质量。

公开(公告)号：CN102694029B

公开(公告)日：2016-02-03

申请号：CN201210061291.6

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41741 ,  H01L29/66712

Abstract: 实施方式的半导体元件，具备：在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。