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公开(公告)号：CN1767211A
公开(公告)日：2006-05-03
申请号：CN200510099510.X
申请日：2002-06-11
Applicant: 株式会社东芝
CPC classification number: H01L29/7811 , H01L21/26586 , H01L29/0615 , H01L29/0619 , H01L29/0634 , H01L29/0696 , H01L29/1095 , H01L29/66712 , H01L29/7802
Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。
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公开(公告)号：CN100527417C
公开(公告)日：2009-08-12
申请号：CN200610005191.6
申请日：2003-10-31
Applicant: 株式会社东芝
IPC: H01L27/02 , H01L29/739
CPC classification number: H01L29/0696 , H01L29/0619 , H01L29/0839 , H01L29/407 , H01L29/4236 , H01L29/66348 , H01L29/7394 , H01L29/7395 , H01L29/7397
Abstract: 提供一种维持低导通电压且开关特性良好的电力半导体器件。一种电力半导体器件包含：在离开第2导电类型的集电极层(3)的位置，设置用于划分主单元(MR)和伪单元(DR)的间隔来在第1导电类型的第1基极层(1)内设置的多个沟槽(4)。在主单元内设置第2导电类型的第2基极层(7)和第1导电类型的发射极层(8)，在伪单元内设置第2导电类型的缓冲层(9)。与主单元邻接的沟槽内隔着栅绝缘膜(5)设置栅电极(6)。在缓冲层和发射极层之间插入具有无穷大电阻值的缓冲电阻。在伪单元中附加有使从集电极层流入缓冲层而贮存的第1导电类型的载流子数量减少的抑制结构(9a)。
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公开(公告)号：CN1430289A
公开(公告)日：2003-07-16
申请号：CN02160870.9
申请日：2002-12-27
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L29/739 , H01L29/74 , H01L21/336
CPC classification number: H01L29/7811 , H01L29/0634 , H01L29/0696 , H01L29/0878 , H01L29/7802
Abstract: 一种半导体器件包括一层形成于第一导电类型的半导体层内的扩散区。该扩散区包括分别为第一和第二导电类型的第一和第二杂质扩散区。该扩散区所具有的第一和第二区由第一和第二杂质扩散区的杂质浓度所决定，在第一区与第二区之间的结被形成于其中第一和第二杂质扩散区彼此重叠的部分中。第一或第二区在半导体层的平面方向内杂质浓度的周期小于用于组成第一或第二区的第一和第二杂质扩散区在半导体层的平面方向内的最大宽度。
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公开(公告)号：CN1329999C
公开(公告)日：2007-08-01
申请号：CN02148229.2
申请日：2002-06-11
Applicant: 株式会社东芝
CPC classification number: H01L29/7811 , H01L21/26586 , H01L21/3247 , H01L29/0615 , H01L29/0619 , H01L29/0634 , H01L29/0653 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/402 , H01L29/41741 , H01L29/66712 , H01L29/7802 , H01L29/7816 , H01L29/7824 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。
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公开(公告)号：CN1274027C
公开(公告)日：2006-09-06
申请号：CN200310120906.9
申请日：2003-10-31
Applicant: 株式会社东芝
CPC classification number: H01L29/0696 , H01L29/0619 , H01L29/0839 , H01L29/407 , H01L29/4236 , H01L29/66348 , H01L29/7394 , H01L29/7395 , H01L29/7397
Abstract: 提供一种维持低导通电压且开关特性良好的电力半导体器件。一种电力半导体器件包含：在离开第2导电类型的集电极层(3)的位置，设置用于划分主单元(MR)和伪单元(DR)的间隔来在第1导电类型的第1基极层(1)内设置的多个沟槽(4)。在主单元内设置第2导电类型的第2基极层(7)和第1导电类型的发射极层(8)，在伪单元内设置第2导电类型的缓冲层(9)。与主单元邻接的沟槽内隔着栅绝缘膜(5)设置栅电极(6)。在缓冲层和发射极层之间插入具有无穷大电阻值的缓冲电阻。在伪单元中附加有使从集电极层流入缓冲层而贮存的第1导电类型的载流子数量减少的抑制结构(9a)。
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Patent Agency Ranking
公开(公告)号：CN1280914C
公开(公告)日：2006-10-18
申请号：CN03121697.8
申请日：2003-03-18
Applicant: 株式会社东芝
CPC classification number: H01L29/7811 , H01L29/0634 , H01L29/0653 , H01L29/0696 , H01L29/402 , H01L29/41741 , H01L29/66712 , H01L29/7802
Abstract: 本发明提供一种容易实现耐高压且具有高耐压特性和低导通电阻特性的半导体器件。其具有：流过漂移电流的单元区域部分和设置成包围单元区域部分状态的接合终端区域部分；该单元部分具有：n型漏极、与n型漏极连接形成的栅极、与n型漏极连接形成的在导通状态下流过漂移电流且在截止状态下耗尽的n型漂移层、与n漏极和n型漂移层连接形成且在截止状态下耗尽的p型漂移层、与n型漂移层和p型漂移层连接形成的p型基极层、形成在p型基极层的表面部上的n+源极层、绝缘栅极和源极，在该半导体器件中，在接合终端区域部分内设置互相垂直的2个方向中至少在一个方向上形成的第2的n型漂移层和第2的p型漂移层。
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公开(公告)号：CN1832172A
公开(公告)日：2006-09-13
申请号：CN200610005191.6
申请日：2003-10-31
Applicant: 株式会社东芝
IPC: H01L27/02 , H01L29/739
CPC classification number: H01L29/0696 , H01L29/0619 , H01L29/0839 , H01L29/407 , H01L29/4236 , H01L29/66348 , H01L29/7394 , H01L29/7395 , H01L29/7397
Abstract: 提供一种维持低导通电压且开关特性良好的电力半导体器件。一种电力半导体器件包含：在离开第2导电类型的集电极层(3)的位置，设置用于划分主单元(MR)和伪单元(DR)的间隔来在第1导电类型的第1基极层(1)内设置的多个沟槽(4)。在主单元内设置第2导电类型的第2基极层(7)和第1导电类型的发射极层(8)，在伪单元内设置第2导电类型的缓冲层(9)。与主单元邻接的沟槽内隔着栅绝缘膜(5)设置栅电极(6)。在缓冲层和发射极层之间插入具有无穷大电阻值的缓冲电阻。在伪单元中附加有使从集电极层流入缓冲层而贮存的第1导电类型的载流子数量减少的抑制结构(9a)。
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公开(公告)号：CN1499644A
公开(公告)日：2004-05-26
申请号：CN200310120906.9
申请日：2003-10-31
Applicant: 株式会社东芝
CPC classification number: H01L29/0696 , H01L29/0619 , H01L29/0839 , H01L29/407 , H01L29/4236 , H01L29/66348 , H01L29/7394 , H01L29/7395 , H01L29/7397
Abstract: 提供一种维持低导通电压且开关特性良好的电力半导体器件。一种电力半导体器件包含：在离开第2导电类型的集电极层(3)的位置，设置用于划分主单元(MR)和伪单元(DR)的间隔来在第1导电类型的第1基极层(1)内设置的多个沟槽(4)。在主单元内设置第2导电类型的第2基极层(7)和第1导电类型的发射极层(8)，在伪单元内设置第2导电类型的缓冲层(9)。与主单元邻接的沟槽内隔着栅绝缘膜(5)设置栅电极(6)。在缓冲层和发射极层之间插入具有无穷大电阻值的缓冲电阻。在伪单元中附加有使从集电极层流入缓冲层而贮存的第1导电类型的载流子数量减少的抑制结构(9a)。
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公开(公告)号：CN1445860A
公开(公告)日：2003-10-01
申请号：CN03121697.8
申请日：2003-03-18
Applicant: 株式会社东芝
CPC classification number: H01L29/7811 , H01L29/0634 , H01L29/0653 , H01L29/0696 , H01L29/402 , H01L29/41741 , H01L29/66712 , H01L29/7802
Abstract: 提供一种容易实现耐高压且具有高耐压特性和低导通电阻特性的半导体器件。其具有：流过漂移电流的单元区域部分和设置成包围单元区域部分状态的接合终端区域部分；该单元部分具有：n型漏极、与n型漏极连接形成的栅极、与n型漏极连接形成的在导通状态下流过漂移电流且在截止状态下耗尽的n型漂移层、与n漏极和n型漂移层连接形成且在截止状态下耗尽的p型漂移层、与n型漂移层和p型漂移层连接形成的p型基极层、形成在p型基极层的表面部上的n+源极层、绝缘栅极和源极，在该半导体器件中，在接合终端区域部分内设置互相垂直的2个方向中至少在一个方向上形成的第2的n型漂移层和第2的p型漂移层。
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公开(公告)号：CN1405897A
公开(公告)日：2003-03-26
申请号：CN02148229.2
申请日：2002-06-11
Applicant: 株式会社东芝
CPC classification number: H01L29/7811 , H01L21/26586 , H01L21/3247 , H01L29/0615 , H01L29/0619 , H01L29/0634 , H01L29/0653 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/402 , H01L29/41741 , H01L29/66712 , H01L29/7802 , H01L29/7816 , H01L29/7824 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。
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