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公开(公告)号：CN105990435B
公开(公告)日：2019-05-03
申请号：CN201510100342.5
申请日：2015-03-06
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L29/06 , H01L29/739 , H01L21/336 , H01L21/331
Abstract: 本发明的实施方式提供一种能够降低终端区域中的半导体区域表面的电场的半导体装置。实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、元件区域、及终端区域。第二半导体区域设置在第一半导体区域内。元件区域具有第二导电型的第三半导体区域、第一导电型的第四半导体区域、及栅极电极。栅极电极隔着栅极绝缘层而与第三半导体区域及第四半导体区域相邻。终端区域具有第一电极。终端区域包围元件区域。第一电极具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一电极在第一半导体区域上及第二半导体区域上设置着多个。在第二方向相邻的第一部分的间隔比在第一方向相邻的第二部分的间隔窄。
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公开(公告)号：CN104091824A
公开(公告)日：2014-10-08
申请号：CN201410320052.7
申请日：2011-08-02
Applicant: 株式会社东芝
IPC: H01L29/417 , H01L29/78 , H01L29/06
CPC classification number: H01L29/7813 , H01L29/0653 , H01L29/0657 , H01L29/0661 , H01L29/0696 , H01L29/402 , H01L29/404 , H01L29/407 , H01L29/41741 , H01L29/41766 , H01L29/42372 , H01L29/7811
Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第1导电型的第一半导体层(1)、第1导电型的第二半导体层(2)、第2导电型的第三半导体层(3)、第1导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。
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公开(公告)号：CN105990438A
公开(公告)日：2016-10-05
申请号：CN201510553436.8
申请日：2015-09-02
Applicant: 株式会社东芝
CPC classification number: H01L29/0634 , H01L29/0619 , H01L29/0696 , H01L29/086 , H01L29/1095 , H01L29/402 , H01L29/404 , H01L29/7397 , H01L29/7813 , H01L29/7827 , H01L29/41
Abstract: 实施方式的半导体装置具有第一导电型的第一半导体层、第二导电型的多个第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、栅极电极、绝缘层、以及第一电极。第一半导体层具有多个第一半导体区域。各个第二半导体区域设置在第一半导体区域彼此之间。第三半导体区域设置在第二半导体区域上。第四半导体区域设置在第三半导体区域上。绝缘层设置在栅极电极与第三半导体区域之间。第一电极具有第一部分与第二部分。第一部分连接于第一半导体区域。第二部分相对于第一部分设置在第四半导体区域侧。第一电极设置在第一半导体区域上及第二半导体区域上。第一电极设置在第四半导体区域的周围。
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公开(公告)号：CN105990435A
公开(公告)日：2016-10-05
申请号：CN201510100342.5
申请日：2015-03-06
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L29/06 , H01L29/739 , H01L21/336 , H01L21/331
CPC classification number: H01L29/0634 , H01L29/0692 , H01L29/1095 , H01L29/404 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7811 , H01L29/7813
Abstract: 本发明的实施方式提供一种能够降低终端区域中的半导体区域表面的电场的半导体装置。实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、元件区域、及终端区域。第二半导体区域设置在第一半导体区域内。元件区域具有第二导电型的第三半导体区域、第一导电型的第四半导体区域、及栅极电极。栅极电极隔着栅极绝缘层而与第三半导体区域及第四半导体区域相邻。终端区域具有第一电极。终端区域包围元件区域。第一电极具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一电极在第一半导体区域上及第二半导体区域上设置着多个。在第二方向相邻的第一部分的间隔比在第一方向相邻的第二部分的间隔窄。
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公开(公告)号：CN105321946A
公开(公告)日：2016-02-10
申请号：CN201510098177.4
申请日：2015-03-05
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L29/36 , H01L29/423
Abstract: 实施方式的半导体装置包括第一半导体区域、多个第二半导体区域、多个第三半导体区域、多个第四半导体区域、第五半导体区域、以及栅极电极。第二半导体区域具有比第一半导体区域的第一导电型的杂质浓度高的第一导电型的杂质浓度。第三半导体区域包含第一部分、以及第二部分。第一部分设置在相邻的第二半导体区域之间。第一部分的第二导电型的杂质量比相邻的第二半导体区域所含有的第一导电型的杂质量大。第二部分设置在第一半导体区域中。第二部分的第二导电型的杂质量比相邻的第一半导体区域所含有的第一导电型的杂质量小。
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Patent Agency Ranking
公开(公告)号：CN104779289A
公开(公告)日：2015-07-15
申请号：CN201410304861.9
申请日：2014-06-30
Applicant: 株式会社东芝
CPC classification number: H01L29/407 , H01L29/0634 , H01L29/0878 , H01L29/1095 , H01L29/42368 , H01L29/7813
Abstract: 本发明提供一种能够降低ON电阻的半导体装置。实施方式的半导体装置具备：第1导电类型的第1半导体层，设置于漏电极与源电极之间；第2半导体层，设置于第1半导体层与源电极之间，其第1导电类型的杂质浓度高于第1半导体层；多个第2导电类型的第3半导体层，其漏电极侧的端部处于第1半导体层，与第1半导体层以及第2半导体层相接地被设置；第2导电类型的第4半导体层，设置于第2半导体层与源电极之间；第1导电类型的第5半导体层，设置于第4半导体层与源电极之间；场板电极，在与第2半导体层之间，隔着第1绝缘膜被设置；以及栅电极，在与第4半导体层之间，隔着膜厚比第1绝缘膜薄的第2绝缘膜被设置。
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公开(公告)号：CN102097470A
公开(公告)日：2011-06-15
申请号：CN201010267857.1
申请日：2010-08-30
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L29/41 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7811 , H01L29/0638 , H01L29/0696 , H01L29/402 , H01L29/407 , H01L29/41766 , H01L29/42372 , H01L29/4238 , H01L29/66727 , H01L29/66734 , H01L29/7813
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。第一沟槽贯通第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽贯通比第一沟槽靠终端侧的第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽将第四半导体层以及第三半导体层分割为包括形成有第一沟槽的区域的元件部和终端部。沟道截断层隔着绝缘膜设置在第二沟槽内。沟道截断电极设置在第三半导体层以及第四半导体层的终端部上，将沟道截断层与终端部连接。
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公开(公告)号：CN104282755A
公开(公告)日：2015-01-14
申请号：CN201310606199.8
申请日：2013-11-25
Applicant: 株式会社东芝
CPC classification number: H01L29/0634 , H01L29/0878 , H01L29/66704 , H01L29/7811 , H01L29/7813 , H01L29/4236 , H01L29/66712
Abstract: 提供一种半导体器件，能够变更导通电阻和对恢复电流的耐性。实施方式的半导体器件具有：第1电极；与第1电极对置的第2电极；第1半导体层，具有在与从第1电极朝着第2电极的第1方向交叉的第2方向上交互排列了第1导电类型的第1半导体区和第2导电类型的第2半导体区的结构，设置在第1电极上；第2导电类型的第2半导体层，设置在第1半导体层上，与第2半导体区相接；第1导电类型的第3半导体层，在第1区域中，设置在第2半导体层上，与第2电极连接；以及第3电极，在第1区域中，隔着绝缘膜与第2半导体层相接。在第1区域中，第1半导体区包含：位于第1电极侧且含有氢的第1部分和被第1部分和第2半导体层夹着且具有比第1部分低的杂质浓度的第2部分。
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公开(公告)号：CN102347353B
公开(公告)日：2014-08-06
申请号：CN201110219877.6
申请日：2011-08-02
Applicant: 株式会社东芝
IPC: H01L29/423 , H01L29/78
CPC classification number: H01L29/7813 , H01L29/0653 , H01L29/0657 , H01L29/0661 , H01L29/0696 , H01L29/402 , H01L29/404 , H01L29/407 , H01L29/41741 , H01L29/41766 , H01L29/42372 , H01L29/7811
Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第一导电型的第一半导体层(1)、第一导电型的第二半导体层(2)、第二导电型的第三半导体层(3)、第一导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。
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公开(公告)号：CN102097470B
公开(公告)日：2013-03-20
申请号：CN201010267857.1
申请日：2010-08-30
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L29/41 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7811 , H01L29/0638 , H01L29/0696 , H01L29/402 , H01L29/407 , H01L29/41766 , H01L29/42372 , H01L29/4238 , H01L29/66727 , H01L29/66734 , H01L29/7813
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。第一沟槽贯通第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽贯通比第一沟槽靠终端侧的第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽将第四半导体层以及第三半导体层分割为包括形成有第一沟槽的区域的元件部和终端部。沟道截断层隔着绝缘膜设置在第二沟槽内。沟道截断电极设置在第三半导体层以及第四半导体层的终端部上，将沟道截断层与终端部连接。
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