公开(公告)号：CN1759468B

公开(公告)日：2010-05-12

申请号：CN03826259.2

申请日：2003-02-06

Applicant: 三菱住友硅晶株式会社

Inventor： 盐野一郎 ,  二宫正晴 ,  鸿上肇

IPC: H01L21/20 ,  H01L29/161 ,  H01L29/78 ,  H01L21/336 ,  H01L21/205

CPC classification number: H01L29/165 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02532 ,  H01L21/0262 ,  H01L29/1054

Abstract: 本发明的半导体衬底的制造方法，包括：第一层形成工序、第二层形成工序、热处理工序以及研磨工序，第一层形成工序中，设定所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍厚度，第二层形成工序中，形成倾斜组成区域，使第二SiGe层的Ge组成比至少在第一SiGe层或与Si的接触面上低于第一SiGe层中Ge组成比在层中的最大值，并且，至少在一部分上Ge组成比朝表面方向逐渐增加。从而，贯通位错密度低，且表面粗糙度小，同时防止器件制造工序等的热处理时的表面或界面的粗糙度的恶化。

公开(公告)号：CN1271697C

公开(公告)日：2006-08-23

申请号：CN200410003827.4

申请日：2001-03-30

Applicant: 三菱住友硅晶株式会社

Inventor： 长谷川健 ,  伊藤辉三 ,  白木弘幸

IPC: H01L21/66 ,  H01L33/00 ,  G01N21/63

Abstract: 一种用于半导体基片品质评价的方法，包括通过解扩散方程得到当用所述激发光照射所述薄膜层时，在所述薄膜层中产生载流子的稳态扩散分布，从所述载流子的稳态扩散分布导出得到光致发光强度的信号数据的表达式(2)，用入射强度不同的两种激发光照射所述的半导体衬底表面，来测量两种光致发光强度的信号数据，以及用一个特定值乘所述两种光致发光强度的信号数据中强度较小的一个，然后从强度较大的信号数据中减去强度较小的信号数据，并由此通过消去所述表达式(2)的第一项得到包括从薄膜层中发射的更大量光的信号数据，或者通过消去所述表达式(2)的第二项得到包括从块状基片中发射的更大量光的信号数据。

公开(公告)号：CN1639869B

公开(公告)日：2010-05-26

申请号：CN03804904.X

申请日：2003-05-02

Applicant: 三菱住友硅晶株式会社

Inventor： 富田真一 ,  吉丸浩二

IPC: H01L27/12

CPC classification number: B24B37/30 ,  H01L21/76251

Abstract: 一种通过在表面磨削后进行除去活性层的外周部的粘合不良部分的粘合基片、其制造方法、晶片外周加压夹具类。在表面磨削后，对粘合晶片(30)的活性层用晶片(10)一侧实施除去外周部而留下中央部的外周除去研磨。从而省去以前的外周磨削、外周腐蚀。并且，能够消除因外周腐蚀而导致的晶片(20)的外周面的腐蚀麻点、因氧化硅薄膜(10a)的切削余留而导致的SOI层(10A)的污染及损伤，能谋求高成品率、低成本。

公开(公告)号：CN100565801C

公开(公告)日：2009-12-02

申请号：CN200510060074.5

申请日：2005-03-31

Applicant: 株式会社电装 ,  三菱住友硅晶株式会社

Inventor： 山内庄一 ,  山口仁 ,  牧野友厚 ,  野上彰二 ,  山冈智则

IPC: H01L21/20 ,  H01L21/00

CPC classification number: H01L29/0634

Abstract: 一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62-64、66-78)，从而将外延膜(5、32、62-64、66-78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62-64、66-78)的步骤包括在用外延膜(5、32、62-64、66-78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。

公开(公告)号：CN100397595C

公开(公告)日：2008-06-25

申请号：CN200380100526.7

申请日：2003-12-19

Applicant: 三菱住友硅晶株式会社

Inventor： 梅野繁 ,  宝来正隆 ,  佐野正和 ,  三木新一郎

IPC: H01L21/324 ,  H01L27/12

CPC classification number: H01L21/2605 ,  C30B29/06 ,  C30B33/005 ,  H01L21/261 ,  H01L21/3225 ,  H01L21/76254 ,  Y10S117/916

Abstract: 在氧化性气氛中对活性层侧硅片实施热处理形成埋入氧化膜。通过该埋入氧化膜贴合在支撑侧晶片上制造SOI晶片。上述氧化热处理在将温度记为T(℃)、将活性层侧硅片的晶格间氧浓度记为[Oi](原子/cm3)时，满足下式：[0i]≤2.123×1021exp(-1.035/k(T+273))。

公开(公告)号：CN1759468A

公开(公告)日：2006-04-12

申请号：CN03826259.2

申请日：2003-02-06

Applicant: 三菱住友硅晶株式会社

Inventor： 盐野一郎 ,  二宫正晴 ,  鸿上肇

IPC: H01L21/20 ,  H01L29/161 ,  H01L29/78 ,  H01L21/336 ,  H01L21/205

CPC classification number: H01L29/165 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02532 ,  H01L21/0262 ,  H01L29/1054

Abstract: 本发明的半导体衬底的制造方法，包括：第一层形成工序、第二层形成工序、热处理工序以及研磨工序，第一层形成工序中，设定所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍厚度，第二层形成工序中，形成倾斜组成区域，使第二SiGe层的Ge组成比至少在第一SiGe层或与Si的接触面上低于第一SiGe层中Ge组成比在层中的最大值，并且，至少在一部分上Ge组成比朝表面方向逐渐增加。从而，贯通位错密度低，且表面粗糙度小，同时防止器件制造工序等的热处理时的表面或界面的粗糙度的恶化。

公开(公告)号：CN1692488A

公开(公告)日：2005-11-02

申请号：CN200380100235.8

申请日：2003-10-22

Applicant: 三菱住友硅晶株式会社

Inventor： 足立尚志 ,  中前正彦

IPC: H01L21/76 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L21/764 ,  H01L21/76251 ,  H01L21/76254

Abstract: 在活性层用晶片的表面或支持基片用晶片的贴合面形成多个深度不同的凹部。将它们隔着绝缘膜贴合。由此可埋置尺寸精度高的空腔。可在基片平面内的多个位置同时形成多个空腔，并可任意设定SOI层的厚度。从而，能够容易制造出在同一个芯片上混装了MOS型元件和双极元件的半导体装置。

公开(公告)号：CN1203530C

公开(公告)日：2005-05-25

申请号：CN01811619.1

申请日：2001-04-23

Applicant: 三菱住友硅晶株式会社

Inventor： 谷口彻 ,  森田悦郎 ,  又川敏 ,  原田晴司 ,  小野五十六 ,  远藤光弘 ,  吉田文彦

IPC: H01L21/304 ,  B24B37/04

CPC classification number: B24B37/08 ,  B24B37/042 ,  B24B37/24 ,  B24B37/28

Abstract: 一种半导体晶片的制造方法，其特征在于：把半导体晶片保持在托板形成的晶片保持孔内，一边把含有研磨磨粒的磨浆供给该半导体晶片，一边使该托板在分别铺有研磨布的上平板以及下平板之间、且在平行于上述托板的表面的面内进行不带有自转的圆运动，由此而同时研磨上述半导体晶片的正反两面；上述上平板的研磨布以及下平板的研磨布中的任一个与余下的另一个是使用在研磨时的半导体晶片进入量不同的研磨布，由此而使得半导体晶片正面的光泽度与其反面的光泽度不同。

公开(公告)号：CN100386847C

公开(公告)日：2008-05-07

申请号：CN00801885.5

申请日：2000-08-29

Applicant: 三菱住友硅晶株式会社

Inventor： 中井哲弥 ,  河原史朋 ,  斋藤诚 ,  川村恭彦 ,  筱原真 ,  荒井克夫

IPC: H01L21/22 ,  H01L21/205

Abstract: 在保持架本体(23)的上面载置晶片(22)，保持架本体插入到形成于热处理炉内的多个保持架用凹槽(14)，水平地得到保持。保持架本体形成为没有切口的圆板状，在保持架本体形成以该保持架本体的轴线为中心沿周向延伸并朝上方凸出的环状凸起(24)。晶片接触在凸起上面地载置于保持架本体，当晶片直径为D时，凸起的外径形成在0.5D-0.98D的范围内，晶片的外周缘不接触凸起。通过防止制作保持架本体时在保持架本体产生翘曲，从而可抑制在晶片产生滑移。另外，可不从规定位置错开地由同一保持架本体确实地保持直径不同的晶片。另外，还可平滑地进行晶片在保持架本体的载置作业和卸下作业。

公开(公告)号：CN101023200A

公开(公告)日：2007-08-22

申请号：CN200580023240.2

申请日：2005-05-17

Applicant: 三菱住友硅晶株式会社

Inventor： 藤川孝 ,  石桥昌幸 ,  土肥敬幸 ,  杉本诚司

IPC: C23C16/458 ,  H01L21/205 ,  H01L21/68

CPC classification number: H01L21/68735 ,  C23C16/4583 ,  C30B25/12 ,  H01L21/68785

Abstract: 本发明提供一种基座(10)，设有用来在气相生长时收容晶片(W)的晶片凹部(101)。晶片凹部(101)至少具有晶片的外周部(W1)放置于其上的第1凹部(102)和在第1凹部之下形成的并具有小于第1凹部的直径的第2凹部(103)。基座(10)还设有流体通路(105)，该流体通路的一端(105a)开口在第2凹部的纵壁面(103a)上，而且另一端(105b)开口在基座的背面(104)或侧面(106)上。