公开(公告)号：CN1759468B

公开(公告)日：2010-05-12

申请号：CN03826259.2

申请日：2003-02-06

Applicant: 三菱住友硅晶株式会社

Inventor： 盐野一郎 ,  二宫正晴 ,  鸿上肇

IPC: H01L21/20 ,  H01L29/161 ,  H01L29/78 ,  H01L21/336 ,  H01L21/205

CPC classification number: H01L29/165 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02532 ,  H01L21/0262 ,  H01L29/1054

Abstract: 本发明的半导体衬底的制造方法，包括：第一层形成工序、第二层形成工序、热处理工序以及研磨工序，第一层形成工序中，设定所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍厚度，第二层形成工序中，形成倾斜组成区域，使第二SiGe层的Ge组成比至少在第一SiGe层或与Si的接触面上低于第一SiGe层中Ge组成比在层中的最大值，并且，至少在一部分上Ge组成比朝表面方向逐渐增加。从而，贯通位错密度低，且表面粗糙度小，同时防止器件制造工序等的热处理时的表面或界面的粗糙度的恶化。

公开(公告)号：CN1759468A

公开(公告)日：2006-04-12

申请号：CN03826259.2

申请日：2003-02-06

Applicant: 三菱住友硅晶株式会社

Inventor： 盐野一郎 ,  二宫正晴 ,  鸿上肇

IPC: H01L21/20 ,  H01L29/161 ,  H01L29/78 ,  H01L21/336 ,  H01L21/205

CPC classification number: H01L29/165 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02532 ,  H01L21/0262 ,  H01L29/1054

Abstract: 本发明的半导体衬底的制造方法，包括：第一层形成工序、第二层形成工序、热处理工序以及研磨工序，第一层形成工序中，设定所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍厚度，第二层形成工序中，形成倾斜组成区域，使第二SiGe层的Ge组成比至少在第一SiGe层或与Si的接触面上低于第一SiGe层中Ge组成比在层中的最大值，并且，至少在一部分上Ge组成比朝表面方向逐渐增加。从而，贯通位错密度低，且表面粗糙度小，同时防止器件制造工序等的热处理时的表面或界面的粗糙度的恶化。