公开(公告)号：CN1691284A

公开(公告)日：2005-11-02

申请号：CN200510060074.5

申请日：2005-03-31

Applicant: 株式会社电装 ,  三菱住友硅晶株式会社

Inventor： 山内庄一 ,  山口仁 ,  牧野友厚 ,  野上彰二 ,  山冈智则

IPC: H01L21/20 ,  H01L21/00

CPC classification number: H01L29/0634

Abstract: 一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62－64、66－78)，从而将外延膜(5、32、62－64、66－78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62－64、66－78)的步骤包括在用外延膜(5、32、62－64、66－78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。

公开(公告)号：CN100565801C

公开(公告)日：2009-12-02

申请号：CN200510060074.5

申请日：2005-03-31

Applicant: 株式会社电装 ,  三菱住友硅晶株式会社

Inventor： 山内庄一 ,  山口仁 ,  牧野友厚 ,  野上彰二 ,  山冈智则

IPC: H01L21/20 ,  H01L21/00

CPC classification number: H01L29/0634

Abstract: 一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62-64、66-78)，从而将外延膜(5、32、62-64、66-78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62-64、66-78)的步骤包括在用外延膜(5、32、62-64、66-78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。

公开(公告)号：CN100444385C

公开(公告)日：2008-12-17

申请号：CN200510129496.3

申请日：2005-12-09

Applicant: 株式会社电装

Inventor： 山内庄一 ,  服部佳晋 ,  冈田京子

IPC: H01L27/04 ,  H01L21/822

CPC classification number: H01L29/7811 ,  H01L29/0615 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66734 ,  H01L29/7813

Abstract: 一种具有SJ结构的半导体器件，其具有耐压值高于单元区域的耐压值的周边区域。在周边区域(23)的半导体层(22)内形成包含第二导电型杂质的半导体上层(52)和包含第一导电型杂质的半导体下层(23)，其中半导体下层的杂质浓度低于构成单元区域的组合的第一部分区域(25、27)。在所述半导体上层(52)的表面上形成场氧化层(54)。

公开(公告)号：CN101308875A

公开(公告)日：2008-11-19

申请号：CN200810099508.6

申请日：2008-05-13

Applicant: 株式会社电装

Inventor： 柴田巧 ,  山内庄一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/045 ,  H01L29/0634 ,  H01L29/66734

Abstract: 一种半导体器件(201，202)包括：具有(110)取向的表面的硅衬底(1a)；设置在(110)取向的表面上的PN柱层(30a)；设置在PN柱层(30a)上的沟道形成层(3)；设置在沟道形成层(3)的表面部分处的多个源极区(4)；以及穿透沟道形成层(3)的栅电极(40a，40b)。PN柱层(30a)包括具有第一导电类型的第一柱(2n)和具有第二导电类型的第二柱(2p)，以第一柱(2n)分别在(111)取向的表面上接触第二柱(2p)的方式交替设置它们。栅电极(40a，40b)分别与源极区(4)邻接，并且栅电极(40a，40b)中的每一个具有在硅衬底(1a)的平面内与第一柱(2n)和第二柱(2p)的接触表面相交的侧表面。

公开(公告)号：CN101278377A

公开(公告)日：2008-10-01

申请号：CN200680036884.X

申请日：2006-10-05

Applicant: 胜高股份有限公司 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  辻信博 ,  森下敏之

IPC: H01L21/027 ,  G03F7/20 ,  H01L21/205 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02658 ,  H01L29/0634 ,  H01L29/66712 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种使外延膜平坦化并形成杂质扩散层之后形成也能够在定位中使用的定位标记的半导体衬底。在N+型衬底(1)的定位区域形成沟槽(11)，利用该沟槽(11)形成N－型层(2)之后，残留空隙(3)。能够利用该N+型衬底(1)中所形成的空隙作为定位标记。因此，使用这样的半导体衬底，能够在之后的半导体装置的制造步骤中取得定位，能够在所希望的位置上准确地形成构成半导体装置的各要素。

公开(公告)号：CN1790714A

公开(公告)日：2006-06-21

申请号：CN200510129496.3

申请日：2005-12-09

Applicant: 株式会社电装

Inventor： 山内庄一 ,  服部佳晋 ,  冈田京子

IPC: H01L27/04 ,  H01L21/822

CPC classification number: H01L29/7811 ,  H01L29/0615 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66734 ,  H01L29/7813

Abstract: 一种具有SJ结构的半导体器件，其具有耐压值高于单元区域的耐压值的周边区域。在周边区域(23)的半导体层(22)内形成包含第二导电型杂质的半导体上层(52)和包含第一导电型杂质的半导体下层(23)，其中半导体下层的杂质浓度低于构成单元区域的组合的第一部分区域(25、27)。在所述半导体上层(52)的表面上形成场氧化层(54)。

公开(公告)号：CN1823421B

公开(公告)日：2010-04-28

申请号：CN200480020035.6

申请日：2004-08-20

Applicant: 株式会社电装

Inventor： 山内庄一 ,  山口仁 ,  铃木隆司 ,  中岛京子

IPC: H01L29/78

CPC classification number: H01L29/7811 ,  H01L29/0634 ,  H01L29/7813

Abstract: 一种具有超连接结构的垂直型MOSFET装置，其中N型柱形区和P型柱形区交替排列。从有源区的终端与柱形区的终端之间的距离方面看，该柱形区的终端设置在这样的位置上，以使得其与有源区终端分离的距离可由相应于柱形区的深度的距离减去N型柱形区的宽度的一半获得。因此，防止了电场集中在面对柱形结构的窄边区的特定部分上，从而提高了垂直型MOSFET的击穿电压。

公开(公告)号：CN100583455C

公开(公告)日：2010-01-20

申请号：CN200810099508.6

申请日：2008-05-13

Applicant: 株式会社电装

Inventor： 柴田巧 ,  山内庄一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/045 ,  H01L29/0634 ,  H01L29/66734

Abstract: 一种半导体器件(201，202)包括：具有(110)取向的表面的硅衬底(1a)；设置在(110)取向的表面上的PN柱层(30a)；设置在PN柱层(30a)上的沟道形成层(3)；设置在沟道形成层(3)的表面部分处的多个源极区(4)；以及穿透沟道形成层(3)的栅电极(40a，40b)。PN柱层(30a)包括具有第一导电类型的第一柱(2n)和具有第二导电类型的第二柱(2p)，以第一柱(2n)分别在(111)取向的表面上接触第二柱(2p)的方式交替设置它们。栅电极(40a，40b)分别与源极区(4)邻接，并且栅电极(40a，40b)中的每一个具有在硅衬底(1a)的平面内与第一柱(2n)和第二柱(2p)的接触表面相交的侧表面。

公开(公告)号：CN101345196A

公开(公告)日：2009-01-14

申请号：CN200810129892.X

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 柴田巧 ,  山内庄一 ,  山冈智则 ,  野上彰二

IPC: H01L21/336 ,  H01L21/205

Abstract: 用于制造半导体器件的方法包括步骤：在硅衬底(1)的主表面上形成沟槽(4)；在主表面上和沟槽(4)中形成第一外延膜(20)；以及在第一外延膜(20)上形成第二外延膜(21)。形成第一外延膜(20)的步骤具有第一外延膜(20)的第一生长速度的第一工艺条件。形成第二外延膜(21)的步骤具有第二外延膜(21)的第二生长速度的第二工艺条件。第二生长速度比第一生长速度大。

公开(公告)号：CN104704607A

公开(公告)日：2015-06-10

申请号：CN201380051807.1

申请日：2013-09-12

Applicant: 株式会社电装

Inventor： 山内庄一 ,  平野尚彦

IPC: H01L21/02

CPC classification number: H01L21/02656 ,  C30B23/025 ,  C30B25/20 ,  C30B29/36 ,  H01L21/02005 ,  H01L21/02529 ,  H01L21/02645 ,  H01L21/304 ,  H01L21/306 ,  H01L23/544 ,  H01L29/1608 ,  H01L2223/54413 ,  H01L2223/54433 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 碳化硅半导体基板由碳化硅单晶构成，至少在表面形成有以结晶缺陷构成的作为识别显示的刻印(2)。在将所述碳化硅半导体基板用作籽晶而使碳化硅单晶(3)生长时，刻印(2)能够在所述碳化硅单晶(3)中作为结晶缺陷而传播。在使用所述碳化硅单晶(3)制作碳化硅半导体基板(4)时，能够成为在各碳化硅半导体基板(4)中已经形成有刻印(2)的状态。