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公开(公告)号：CN101388245A
公开(公告)日：2009-03-18
申请号：CN200810171360.2
申请日：2004-08-20
Applicant: 株式会社瑞萨科技
IPC: G11C11/417 , G11C5/06 , H03K3/356
Abstract: 本发明提供一种半导体集成电路装置，目的在于在电源关断时保持在此之前的信息的低功耗模式中能进行高速的复归。作为其一种方法，可考虑使用现有的数据保持型的触发器，但为此而产生增大单元等的面积的额外消耗，这是不理想的。解决手段是用比一般的电源干线细的布线形成电源关断时的数据保持用的电源线。较为理想的是，将数据保持电路的电源作为信号线来处理，在自动配置布线时进行布线。为此，在单元中预先与通常的信号线同样地设置上述数据保持电路用电源用的端子来设计。本发明的效果是，在单元中不需要多余的电源线的布局，可谋求节省面积，同时可利用已有的自动配置布线工具来设计。
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公开(公告)号：CN101320729A
公开(公告)日：2008-12-10
申请号：CN200810109050.8
申请日：2008-05-23
Applicant: 株式会社瑞萨科技
IPC: H01L27/02 , H01L23/522 , H03K19/00
Abstract: 一种半导体集成电路，包括用于传输第一电源电压的第一电源布线(VDD1)；通过被提供上述第一电源电压来进行工作的逻辑电路块(CKB)；用于传输被设为电压比第一电源电压高的第二电源电压的第二电源布线(VDD2)；连接第一电源布线和第二电源布线的开关(MPS)；和在第一电源电压产生了电位降的情况下，控制开关以使第二电源布线能断续地连接到第一电源布线上的控制电路(VCTLC)。通过控制电路的控制能防止局部的电源电压变动，由此实现半导体集成电路的电源性能的提高，所以不需要经常满足LSI芯片的最大工作电流的设计。目的在于使半导体集成电路的电源性能提高而不会使制造成本大幅上升。
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公开(公告)号：CN101834597A
公开(公告)日：2010-09-15
申请号：CN201010163012.8
申请日：2000-12-21
Applicant: 株式会社瑞萨科技
IPC: H03K19/0175
CPC classification number: H03K19/0016 , H03K19/018521
Abstract: 本发明提供一种半导体器件，具备电平变换电路，由用低压电源(VDD)使电平变换电路(LSC)进行动作的升压部分和用高压电源(VDDQ)进行动作的电路部分(LSC2)构成。升压部分使用永远可以得到2×VDD电平的升压电路，以便使低压电源(VDD)可以在亚1V下进行动作。此外，使该低压电路作成为可以仅仅用可以高速动作的薄的氧化膜厚的MOSFET构成的电路构成。再有，为了使阻止在低压一侧电路CB1的睡眠模式时发生的电平变换电路的漏电流的设计容易化，在电路部分(LSC2)中，设置不需要来自外部的控制信号且在内部自律地对漏电流进行控制的电路(LPC)。
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公开(公告)号：CN1855725A
公开(公告)日：2006-11-01
申请号：CN200610066681.7
申请日：2006-04-19
Applicant: 株式会社瑞萨科技
IPC: H03K19/0185 , H01L27/02
CPC classification number: H03K19/018521 , H01L27/0928 , H01L27/105 , H03K3/356113
Abstract: 本发明提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件，在I/O电路中，当使I/O电压vcc(例如3.3V)降低到vcc_18(例如1.8V)时，引起速度变差的部分是电平转换单元、和用于驱动大型主缓冲器的前置缓冲器部分。着眼于这一情况，通过对升电平转换器(LUC)和前置缓冲器(PBF)的电路施加高电压(电压vcc)，来以低成本实现可在低电压下高速工作的I/O电路。
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公开(公告)号：CN101741372A
公开(公告)日：2010-06-16
申请号：CN200910208332.8
申请日：2009-11-10
Applicant: 株式会社瑞萨科技
CPC classification number: H03L7/0814 , G06F1/10 , G06F1/3203 , G06F1/324 , G06F1/3296 , H03L7/0818 , H03L7/089 , Y02D10/126 , Y02D10/172
Abstract: 本发明提供一种半导体集成电路和时钟同步化控制方法，能够以低成本且高精度地对DVFS控制对象电路区域抑制该区域在电源电压变更工作中的工作性能劣化。如下这样的时钟同步化控制中，进行工作，使得在变更第一电路的电源电压的过程中也能使比较的两个时钟的相位落入设计值内，该时钟同步化控制为：在对将时钟传输到使用第一电源电压(VDDA)进行工作的第一电路(FVA)的路径与将时钟传输到使用第二电源电压(VDDB)进行工作的第二电路(NFVA)的路径之间的时钟进行时钟延迟调整时，在VDDA和VDDB为相同电压时，用不含有相位调整用的延迟元件的路径分配向FVA分配的时钟，在降低FVA区域的电源电压时，暂时以错开1周期～2周期的相位将向FVA区域分配的时钟分配于FVA区域，并使双方的时钟(CKAF、CKBF)同步化。
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Patent Agency Ranking
公开(公告)号：CN1700599B
公开(公告)日：2010-05-12
申请号：CN200510072780.1
申请日：2000-12-21
Applicant: 株式会社瑞萨科技
IPC: H03K19/0175
CPC classification number: H03K19/0016 , H03K19/018521
Abstract: 具备本发明的电平变换电路的半导体器件，由用低压电源(VDD)使电平变换电路(LSC)进行动作的升压部分，和用高压电源(VDDQ)进行动作的电路部分(LSC2)构成。升压部分使用永远可以得到2×VDD电平的升压电路，以便使低压电源(VDD)可以在亚1V下进行动作。此外，使该低压电路作成为可以仅仅用可以高速动作的薄的氧化膜厚的MOSFET构成的电路构成。再有，为了使阻止在低压一侧电路CB1的睡眠模式时发生的电平变换电路的漏电流的设计容易化，在电路部分(LSC2)中，设置不需要来自外部的控制信号且在内部自律地对漏电流进行控制的电路(LPC)。
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公开(公告)号：CN101471652A
公开(公告)日：2009-07-01
申请号：CN200810184445.4
申请日：2008-12-24
Applicant: 株式会社瑞萨科技
IPC: H03K19/00
CPC classification number: H03K19/0016
Abstract: 本发明提供一种在装载了多个功能块的SoC中适用于基于向量输入的漏电流削减方法的扫描链结构及其控制方法。该半导体集成电路器件包括具有多个功能块的多个电源块(Area1～AreaN)、能够对电源块提供工作用电源的电源开关(PSW1～PSWN)、对每个电源块设置的扫描链、对扫描链提供能够转变为低漏电状态的向量的存储部(VEC)，通过将扫描链改为仅连接非工作的功能块，而能在短时间内转变为低漏电状态。
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公开(公告)号：CN101201388A
公开(公告)日：2008-06-18
申请号：CN200710199829.9
申请日：2007-12-13
Applicant: 株式会社瑞萨科技
Abstract: 本发明提供一种片内电流测量方法和半导体集成电路，用于测量芯片在正常工作状态下的电路块的电流。该半导体集成电路包括：具有预定功能的电路块(C1)；能对上述电路块提供工作用电源的电源开关(PSW1)；以及根据上述电源开关被接通状态下的电源开关的端子间电压和电源开关的导通电阻，算出流入上述电路块的电流的电流测量电路(100)。根据上述电源开关被接通状态下的上述电源开关的端子间电压和上述电源开关的导通电阻，算出流入上述电路块的电流，从而能够测量芯片在正常工作状态下的电路块的电流。
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公开(公告)号：CN100481451C
公开(公告)日：2009-04-22
申请号：CN200410057608.4
申请日：2004-08-20
Applicant: 株式会社瑞萨科技
CPC classification number: G01R31/318572 , G11C5/063 , G11C11/417 , H01L27/0207 , H01L27/092 , H01L27/11807 , H01L2924/0002 , H03K3/356008 , H03K3/35625 , H03K19/0016 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路装置，目的在于在电源关断时保持在此之前的信息的低功耗模式中能进行高速的复归。作为其一种方法，可考虑使用现有的数据保持型的触发器，但为此而产生增大单元等的面积的额外消耗，这是不理想的。解决手段是用比一般的电源干线细的布线形成电源关断时的数据保持用的电源线。较为理想的是，将数据保持电路的电源作为信号线来处理，在自动配置布线时进行布线。为此，在单元中预先与通常的信号线同样地设置上述数据保持电路用电源用的端子来设计。本发明的效果是，在单元中不需要多余的电源线的布局，可谋求节省面积，同时可利用已有的自动配置布线工具来设计。
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公开(公告)号：CN101185162A
公开(公告)日：2008-05-21
申请号：CN200580049934.3
申请日：2005-04-21
Applicant: 株式会社瑞萨科技
IPC: H01L21/822 , H01L21/82 , H01L27/04 , H03K19/00 , H03K19/003
CPC classification number: H01L27/0207 , H01L27/11803
Abstract: 其目的在于谋求电源切断区的合理化。设置排列多个核心单元而构成的单元区域和与各上述单元区域相对应而配置的电源开关，分别以上述核心单元为单位形成多个电源切断区，在各上述电源切断区可通过与其对应的上述电源开关来切断电源。据此，能以上述核心单元为单位详细设定电源切断区，从而实现电源切断区的合理化。通过电源切断区的合理化来降低待机时的消耗电流。
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