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公开(公告)号：CN101207120A
公开(公告)日：2008-06-25
申请号：CN200710186825.7
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: H01L27/02 , H01L27/12 , H03K19/0948 , G11C11/417
CPC classification number: H01L27/092 , H01L21/823878 , H01L21/823892 , H01L27/1203 , H03K19/0027 , H03K19/00315
Abstract: 本发明提供一种半导体集成电路及其制造方法。既能实现高制造成品率又能以小的开销补偿MOS晶体管的阈值电压的标准离差。半导体集成电路(Chip)，包含在有源模式期间处理输入信号In的CMOS电路(Core)、控制开关(Cnt_SW)、以及控制存储器(Cnt_MM)。控制开关(Cnt_SW)，分别向CMOS电路的PMOS(Qp1)的N阱(N_Well)和NMOS(Qn1)的P阱(P_Well)供给PMOS衬底偏压(Vbp)和NMOS衬底偏压(Vbn)。控制存储器(Cnt_MM)存储指示至少在上述有源模式期间是否从上述控制开关分别向上述CMOS电路的上述PMOS的上述N阱和上述NMOS的上述P阱供给上述PMOS衬底偏压和上述NMOS衬底偏压的控制信息(Cnt_Sg)。
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公开(公告)号：CN101783168A
公开(公告)日：2010-07-21
申请号：CN201010003179.8
申请日：2010-01-14
Applicant: 株式会社瑞萨科技
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C11/413 , G11C7/08 , G11C7/22 , G11C7/227
Abstract: 本发明提供一种半导体集成电路器件，其包括多条字线(wl[0]～)、多条位线(bt[0]、bb[0]～)、多个常规存储单元(MEMCELL)、存取控制电路(WD、CTRL)、多个读出放大器(SA)、第一和第二复制位线(rplbt[0]、[1])、第一和第二复制存储单元(RPLCELL)、第一和第二逻辑电路(INV0、1)。分别在第一和第二复制位线上连接第一和第二复制存储单元，在第一和第二复制位线(rplbt[0]、[1])上分别连接第一和第二逻辑电路(INV0、1)的输入，从第二逻辑电路的输出生成读出放大器使能信号(sae)，该信号(sae)被提供给多个读出放大器(SA)。即使使用了复制位线的存储器的存储容量大容量化，也能减少读出放大器使能信号的生成定时的变化。
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公开(公告)号：CN101232020A
公开(公告)日：2008-07-30
申请号：CN200710186823.8
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: H01L27/092 , H01L23/522 , H03K17/687
CPC classification number: H03K19/0008 , H03K2217/0018
Abstract: 本发明提供一种半导体集成电路，采用可实现高制造成品率的有源模式下的偏压技术，并减少在有源模式下的信号处理的动作功耗和信号延迟量的变动。用与CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS相同的制造工艺制造附加电容电路(CC1)的附加PMOS(Qp4)、附加NMOS(Qn4)。在电源布线(Vdd_M)与N阱(N_Well)之间连接附加PMOS(Qp4)的栅极电容，在接地布线(Vss_M)与P阱(P_Well)之间连接附加NMOS(Qn4)的栅极电容。电源布线(Vdd_M)的噪声通过栅极电容(Cqp04)而传递到N阱(N_Well)，接地布线(Vss_M)的噪声通过栅极电容(Cqn04)而传递到P阱(P_Well)。能够降低CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS的源极阱之间的衬底偏压的噪声变动。
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公开(公告)号：CN101741372A
公开(公告)日：2010-06-16
申请号：CN200910208332.8
申请日：2009-11-10
Applicant: 株式会社瑞萨科技
CPC classification number: H03L7/0814 , G06F1/10 , G06F1/3203 , G06F1/324 , G06F1/3296 , H03L7/0818 , H03L7/089 , Y02D10/126 , Y02D10/172
Abstract: 本发明提供一种半导体集成电路和时钟同步化控制方法，能够以低成本且高精度地对DVFS控制对象电路区域抑制该区域在电源电压变更工作中的工作性能劣化。如下这样的时钟同步化控制中，进行工作，使得在变更第一电路的电源电压的过程中也能使比较的两个时钟的相位落入设计值内，该时钟同步化控制为：在对将时钟传输到使用第一电源电压(VDDA)进行工作的第一电路(FVA)的路径与将时钟传输到使用第二电源电压(VDDB)进行工作的第二电路(NFVA)的路径之间的时钟进行时钟延迟调整时，在VDDA和VDDB为相同电压时，用不含有相位调整用的延迟元件的路径分配向FVA分配的时钟，在降低FVA区域的电源电压时，暂时以错开1周期～2周期的相位将向FVA区域分配的时钟分配于FVA区域，并使双方的时钟(CKAF、CKBF)同步化。
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公开(公告)号：CN101546758A
公开(公告)日：2009-09-30
申请号：CN200910005796.9
申请日：2009-02-12
Applicant: 株式会社瑞萨科技
Abstract: 本发明提供一种半导体器件和半导体集成电路。在具有被层叠且可相互进行无线电通信的一对半导体集成电路的半导体器件中，上述半导体集成电路包括：发送电路，其能够通过无线电发送用于规定发送定时的时钟信号和发送数据，并且调整基于无线电的发送定时；接收电路，其能够与通过无线电接收到的时钟信号同步接收数据，并调整基于无线电的接收定时；控制电路，其根据响应从上述发送电路发送来的数据而从其他半导体集成电路返回并由上述接收电路接收到的数据的正确与否，进行上述发送电路和接收电路的定时调整。能缩小用于调整进行了层叠的半导体集成电路间的近距离通信中的通信定时的电路的规模，能高精度地调整通信定时。
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公开(公告)号：CN101232020B
公开(公告)日：2010-08-18
申请号：CN200710186823.8
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: H01L27/092 , H01L23/522 , H03K17/687
CPC classification number: H03K19/0008 , H03K2217/0018
Abstract: 本发明提供一种半导体集成电路，采用可实现高制造成品率的有源模式下的偏压技术，并减少在有源模式下的信号处理的动作功耗和信号延迟量的变动。用与CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS相同的制造工艺制造附加电容电路(CC1)的附加PMOS(Qp4)、附加NMOS(Qn4)。在电源布线(Vdd_M)与N阱(N_Well)之间连接附加PMOS(Qp4)的栅极电容，在接地布线(Vss_M)与P阱(P_Well)之间连接附加NMOS(Qn4)的栅极电容。电源布线(Vdd_M)的噪声通过栅极电容(Cqp04)而传递到N阱(N_Well)，接地布线(Vss_M)的噪声通过栅极电容(Cqn04)而传递到P阱(P_Well)。能够降低CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS的源极阱之间的衬底偏压的噪声变动。
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公开(公告)号：CN101206919A
公开(公告)日：2008-06-25
申请号：CN200710186826.1
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: G11C11/417 , H03K19/0948 , H01L27/02
CPC classification number: G11C11/417
Abstract: 一种半导体集成电路及其制造方法，其可以实现较高的制造成品率，并且补偿CMOS型SRAM的MOS晶体管的阈值电压的标准离差。在SRAM的信息保存工作和写入工作和读出工作的任一有源模式下，对SRAM存储单元的MOS晶体管的衬底(阱)施加衬底偏压(Vbp、Vbn)。首先，测定SRAM的PMOS和NMOS的晶体管的阈值电压。根据测定结果，编程控制存储器(Cnt_MM1、2)的控制信息(Cnt_Sg1、2)。利用程序调整衬底偏压(Vbp、Vbn)的电平，CMOS型SRAM的MOS晶体管的阈值电压的标准离差被控制在规定的误差范围内。相对于施加给MOS晶体管的源极的工作电压，对MOS晶体管的衬底施加反偏置、或者极弱正偏置的衬底偏压。
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