-
公开(公告)号：CN101180683B
公开(公告)日：2010-05-26
申请号：CN200580049865.6
申请日：2005-09-21
Applicant: 株式会社瑞萨科技
IPC: G11C13/00 , H01L45/00 , H01L27/105
CPC classification number: G11C13/004 , G11C7/04 , G11C13/0004 , G11C13/0069 , G11C2013/0054 , G11C2013/0092 , G11C2213/79
Abstract: 例如在使相变元件变为结晶状态的置位动作(SET)时，对相变元件首先施加为了把元件熔化所需要的电压(Vreset)的脉冲后，接着施加比电压(Vreset)还低的、用于使元件结晶所需要的电压(Vset)的脉冲。然后，使该电压(Vset)的大小依存于外界温度而变化，越变得高温(TH)则电压(Vset)的大小越小。据此，置位动作和使元件变为非晶状态的复位动作(RESET)之间的写入动作容限提高。
-
公开(公告)号：CN1819059A
公开(公告)日：2006-08-16
申请号：CN200610006409.X
申请日：2006-01-20
Applicant: 株式会社瑞萨科技
IPC: G11C11/4197 , G11C16/02 , G11C11/56
CPC classification number: G11C13/0002 , G11C13/0004 , G11C13/0033 , G11C13/0069
Abstract: 提供一种半导体集成电路装置，即使是增加写入次数也可以获得高可靠性。其构成为，在由第1电极(155)和第2电极(154)夹着信息存储部的存储单元中进行电流从第1电极(155)流向第2电极(154)的动作，并进行反方向的电流从第2电极(154)流向第1电极(155)的动作。由于第1脉冲(171)而产生组成偏离，但通过施加第2脉冲(172)可以消除组成的偏离，使组成恢复到原来的状态。
-
公开(公告)号：CN101292350A
公开(公告)日：2008-10-22
申请号：CN200580051865.X
申请日：2005-10-17
Applicant: 株式会社瑞萨科技
IPC: H01L27/105 , H01L45/00 , G11C13/00
CPC classification number: H01L27/105 , G11C11/005 , G11C13/0004 , G11C17/16 , G11C17/165 , G11C2213/79 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1675
Abstract: 本发明提供半导体器件及其制造方法，以EEPROM3构成可电重写的非易失性存储器件，以OTPROM4a构成不可电重写的非易失性存储器件。由能以低成本且相同的制造工序制造的相变存储元件构成EEPROM3和OTPROM4a这两者，在EEPROM3中使用将相变材料的非晶状态和结晶状态用作存储信息的相变存储元件，在OPTROM4a中使用将相变材料的非断线状态和断线状态用作存储信息的相变存储元件。
-
公开(公告)号：CN101207120A
公开(公告)日：2008-06-25
申请号：CN200710186825.7
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: H01L27/02 , H01L27/12 , H03K19/0948 , G11C11/417
CPC classification number: H01L27/092 , H01L21/823878 , H01L21/823892 , H01L27/1203 , H03K19/0027 , H03K19/00315
Abstract: 本发明提供一种半导体集成电路及其制造方法。既能实现高制造成品率又能以小的开销补偿MOS晶体管的阈值电压的标准离差。半导体集成电路(Chip)，包含在有源模式期间处理输入信号In的CMOS电路(Core)、控制开关(Cnt_SW)、以及控制存储器(Cnt_MM)。控制开关(Cnt_SW)，分别向CMOS电路的PMOS(Qp1)的N阱(N_Well)和NMOS(Qn1)的P阱(P_Well)供给PMOS衬底偏压(Vbp)和NMOS衬底偏压(Vbn)。控制存储器(Cnt_MM)存储指示至少在上述有源模式期间是否从上述控制开关分别向上述CMOS电路的上述PMOS的上述N阱和上述NMOS的上述P阱供给上述PMOS衬底偏压和上述NMOS衬底偏压的控制信息(Cnt_Sg)。
-
公开(公告)号：CN1516194A
公开(公告)日：2004-07-28
申请号：CN200310123189.5
申请日：2003-12-23
Applicant: 株式会社瑞萨科技
IPC: G11C11/412 , G11C11/413 , H01L27/11
CPC classification number: G11C11/417 , G11C5/14 , G11C5/148
Abstract: 本发明提供一种半导体存储器件，解决为了在低电压下使SRAM电路工作，构成的晶体管的阈值电压下降时，由于晶体管的漏电流增加，存在存储数据的同时不工作的状态下的功耗增加的问题。通过对SRAM存储单元内的驱动MOS晶体管的源线ssl的电位进行控制，降低存储单元内的MOS晶体管的漏电流。
-
Patent Agency Ranking
公开(公告)号：CN101232020B
公开(公告)日：2010-08-18
申请号：CN200710186823.8
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: H01L27/092 , H01L23/522 , H03K17/687
CPC classification number: H03K19/0008 , H03K2217/0018
Abstract: 本发明提供一种半导体集成电路，采用可实现高制造成品率的有源模式下的偏压技术，并减少在有源模式下的信号处理的动作功耗和信号延迟量的变动。用与CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS相同的制造工艺制造附加电容电路(CC1)的附加PMOS(Qp4)、附加NMOS(Qn4)。在电源布线(Vdd_M)与N阱(N_Well)之间连接附加PMOS(Qp4)的栅极电容，在接地布线(Vss_M)与P阱(P_Well)之间连接附加NMOS(Qn4)的栅极电容。电源布线(Vdd_M)的噪声通过栅极电容(Cqp04)而传递到N阱(N_Well)，接地布线(Vss_M)的噪声通过栅极电容(Cqn04)而传递到P阱(P_Well)。能够降低CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS的源极阱之间的衬底偏压的噪声变动。
-
公开(公告)号：CN101667452A
公开(公告)日：2010-03-10
申请号：CN200910168293.3
申请日：2009-08-24
Applicant: 株式会社瑞萨科技
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C8/08 , G11C11/412
Abstract: 本发明提供一种半导体器件，能够自动补偿存储单元写入和读出余量的劣化。半导体器件比较用于确定字线选择期间的字线定时信号和基准信号，在响应上述比较结果为读出余量低的状态时施加扩大读出余量的基板偏压，反之在该比较结果表示处于低写入余量状态时施加扩大写入余量的基板偏压。基准信号根据补偿随字线选择期间(字线脉冲宽度)变动的工作余量的情况、或在补偿因工艺变动(阈值电压的偏差)而变动的工作余量的情况来选择。通过根据字线脉冲宽度控制基板偏压能够改善随字线脉冲宽度变动的工作余量，另外，能够改善随制造时的阈值电压的偏差而变动的工作余量。
-
公开(公告)号：CN101206919A
公开(公告)日：2008-06-25
申请号：CN200710186826.1
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: G11C11/417 , H03K19/0948 , H01L27/02
CPC classification number: G11C11/417
Abstract: 一种半导体集成电路及其制造方法，其可以实现较高的制造成品率，并且补偿CMOS型SRAM的MOS晶体管的阈值电压的标准离差。在SRAM的信息保存工作和写入工作和读出工作的任一有源模式下，对SRAM存储单元的MOS晶体管的衬底(阱)施加衬底偏压(Vbp、Vbn)。首先，测定SRAM的PMOS和NMOS的晶体管的阈值电压。根据测定结果，编程控制存储器(Cnt_MM1、2)的控制信息(Cnt_Sg1、2)。利用程序调整衬底偏压(Vbp、Vbn)的电平，CMOS型SRAM的MOS晶体管的阈值电压的标准离差被控制在规定的误差范围内。相对于施加给MOS晶体管的源极的工作电压，对MOS晶体管的衬底施加反偏置、或者极弱正偏置的衬底偏压。
-
公开(公告)号：CN101180683A
公开(公告)日：2008-05-14
申请号：CN200580049865.6
申请日：2005-09-21
Applicant: 株式会社瑞萨科技
IPC: G11C13/00 , H01L45/00 , H01L27/105
CPC classification number: G11C13/004 , G11C7/04 , G11C13/0004 , G11C13/0069 , G11C2013/0054 , G11C2013/0092 , G11C2213/79
Abstract: 例如在使相变元件变为结晶状态的置位动作(SET)时，对相变元件首先施加为了把元件熔化所需要的电压(Vreset)的脉冲后，接着施加比电压(Vreset)还低的、用于使元件结晶所需要的电压(Vset)的脉冲。然后，使该电压(Vset)的大小依存于外界温度而变化，越变得高温(TH)则电压(Vset)的大小越小。据此，置位动作和使元件变为非晶状态的复位动作(RESET)之间的写入动作容限提高。
-
公开(公告)号：CN101661794A
公开(公告)日：2010-03-03
申请号：CN200910178504.1
申请日：2005-12-30
Applicant: 株式会社瑞萨科技
CPC classification number: G11C13/0004 , G11C5/147 , G11C8/08 , G11C13/0028 , G11C2213/79
Abstract: 本发明提供了一种半导体装置，为提高相变元件的可靠性，必须使无用的电流不流过元件。该半导体装置具有通过利用所施加的温度使状态变化来存储信息的存储器单元和输入输出电路，在通电时，在电源电路上升之前断开字线。根据本发明，可以防止无用的电流流过元件，从而可防止数据的破坏。
-
-
-
-
-
-
-
-
-
Search Results
20
records
(took 0.027 seconds)
