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公开(公告)号：CN100576340C
公开(公告)日：2009-12-30
申请号：CN200610056976.6
申请日：2006-03-07
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C7/10
CPC classification number: G11C29/48 , G11C5/04 , G11C2029/2602 , G11C2029/5602
Abstract: 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。
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公开(公告)号：CN1845250A
公开(公告)日：2006-10-11
申请号：CN200610056976.6
申请日：2006-03-07
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C7/10
CPC classification number: G11C29/48 , G11C5/04 , G11C2029/2602 , G11C2029/5602
Abstract: 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。
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公开(公告)号：CN100421229C
公开(公告)日：2008-09-24
申请号：CN200610139613.9
申请日：2006-09-26
Applicant: 尔必达存储器股份有限公司
IPC: H01L21/60 , H01L23/48 , H01L23/498
CPC classification number: H01L23/50 , H01L2924/0002 , H01L2924/00
Abstract: 公开了一种制造半导体器件的方法，所述半导体器件包括基板、半导体芯片和多个端子。该方法包括准备包括绝缘体的基板，所述绝缘体与绝缘体上的多个信号线路、与多个信号线路有关的多个电源线路和与多个信号线路有关的多个地线线路根据预定布局一同形成。多个线路组中的每一个包括一个电源线路、一个地线线路和排列于这一个电源线路与这一个地线线路之间的一个信号线路。多个线路组中的每一个与多个线路组中相邻的线路组共享电源线路和地线线路中任意一个。
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公开(公告)号：CN1941309A
公开(公告)日：2007-04-04
申请号：CN200610139613.9
申请日：2006-09-26
Applicant: 尔必达存储器股份有限公司
IPC: H01L21/60 , H01L23/48 , H01L23/498
CPC classification number: H01L23/50 , H01L2924/0002 , H01L2924/00
Abstract: 公开了一种制造半导体器件的方法，所述半导体器件包括基板、半导体芯片和多个端子。该方法包括准备包括绝缘体的基板，所述绝缘体与绝缘体上的多个信号线路、与多个信号线路有关的多个电源线路和与多个信号线路有关的多个地线线路根据预定布局一同形成。多个线路组中的每一个包括一个电源线路、一个地线线路和排列于这一个电源线路与这一个地线线路之间的一个信号线路。多个线路组中的每一个与多个线路组中相邻的线路组共享电源线路和地线线路中任意一个。
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Patent Agency Ranking
公开(公告)号：CN100570738C
公开(公告)日：2009-12-16
申请号：CN200610071011.4
申请日：2006-03-30
Applicant: 尔必达存储器株式会社 , 株式会社日立制作所
CPC classification number: G11C8/12 , G11C5/02 , G11C5/04 , G11C11/4074 , G11C11/4096 , H01L24/50
Abstract: 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。
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公开(公告)号：CN1665027A
公开(公告)日：2005-09-07
申请号：CN200410081801.1
申请日：2004-12-30
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: H01L25/10
CPC classification number: H01L25/0657 , H01L23/481 , H01L24/48 , H01L2224/05573 , H01L2224/05647 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48472 , H01L2224/73204 , H01L2225/06513 , H01L2225/0652 , H01L2225/06541 , H01L2225/06589 , H01L2225/06593 , H01L2924/00014 , H01L2924/01019 , H01L2924/01079 , H01L2924/01087 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/15312 , H01L2924/181 , H01L2924/19041 , H01L2924/19105 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 课题在于提供可以降低动作时的温度上升的半导体器件。把接口芯片2叠层到叠层起来的多个半导体元件1的上面。在多个半导体元件1的下面，配置Si内插板3和树脂基板内插板4。Si内插板3配置在树脂内插板4与多个半导体元件1之间，厚度比半导体元件1的厚度更厚，而且，具有小于树脂内插板4的线膨胀系数，大于等于多个半导体元件1的线膨胀系数的线膨胀系数。
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公开(公告)号：CN1841551A
公开(公告)日：2006-10-04
申请号：CN200610071011.4
申请日：2006-03-30
Applicant: 尔必达存储器株式会社 , 株式会社日立制作所
CPC classification number: G11C8/12 , G11C5/02 , G11C5/04 , G11C11/4074 , G11C11/4096 , H01L24/50
Abstract: 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。
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公开(公告)号：CN1433252A
公开(公告)日：2003-07-30
申请号：CN02160408.8
申请日：2002-12-31
Applicant: 株式会社日立制作所
CPC classification number: H01L23/50 , G11C2207/105 , H01L2224/05001 , H01L2224/05008 , H01L2224/05022 , H01L2224/05024 , H01L2224/05568 , H01L2224/05569 , H01L2224/05571 , H01L2224/05573 , H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2924/01019 , H01L2924/01078 , H01L2924/01079 , H01L2924/10253 , H01L2924/15311 , H01L2924/00
Abstract: 本发明提供一种半导体装置及其制造方法。尤其提供一种多芯片模块，将利用晶片制造工序形成外部连接端子的存储芯片安装在布线基板时或安装后，可改变上述存储芯片的功能。准备包含电源电压布线(6)及接地电位布线(6)的布线(6)的图案不同的两种模块基板，在这两种模块基板上安装存储芯片(2)及控制芯片(3)，从而使用同一存储芯片(2)实现字结构或动作模式等功能不同的两种多芯片模块。
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公开(公告)号：CN100411172C
公开(公告)日：2008-08-13
申请号：CN200410081801.1
申请日：2004-12-30
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: H01L25/10
CPC classification number: H01L25/0657 , H01L23/481 , H01L24/48 , H01L2224/05573 , H01L2224/05647 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48472 , H01L2224/73204 , H01L2225/06513 , H01L2225/0652 , H01L2225/06541 , H01L2225/06589 , H01L2225/06593 , H01L2924/00014 , H01L2924/01019 , H01L2924/01079 , H01L2924/01087 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/15312 , H01L2924/181 , H01L2924/19041 , H01L2924/19105 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 课题在于提供可以降低动作时的温度上升的半导体器件。把接口芯片(2)叠层到叠层起来的多个半导体元件(1)的上面。在多个半导体元件(1)的下面，配置Si内插板(3)和树脂基板内插板(4)。Si内插板(3)配置在树脂内插板(4)与多个半导体元件(1)之间，厚度比半导体元件(1)的厚度更厚，而且，具有小于树脂内插板(4)的线膨胀系数，大于等于多个半导体元件(1)的线膨胀系数的线膨胀系数。
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