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公开(公告)号：CN100411172C
公开(公告)日：2008-08-13
申请号：CN200410081801.1
申请日：2004-12-30
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: H01L25/10
CPC classification number: H01L25/0657 , H01L23/481 , H01L24/48 , H01L2224/05573 , H01L2224/05647 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48472 , H01L2224/73204 , H01L2225/06513 , H01L2225/0652 , H01L2225/06541 , H01L2225/06589 , H01L2225/06593 , H01L2924/00014 , H01L2924/01019 , H01L2924/01079 , H01L2924/01087 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/15312 , H01L2924/181 , H01L2924/19041 , H01L2924/19105 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 课题在于提供可以降低动作时的温度上升的半导体器件。把接口芯片(2)叠层到叠层起来的多个半导体元件(1)的上面。在多个半导体元件(1)的下面，配置Si内插板(3)和树脂基板内插板(4)。Si内插板(3)配置在树脂内插板(4)与多个半导体元件(1)之间，厚度比半导体元件(1)的厚度更厚，而且，具有小于树脂内插板(4)的线膨胀系数，大于等于多个半导体元件(1)的线膨胀系数的线膨胀系数。
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公开(公告)号：CN1665027A
公开(公告)日：2005-09-07
申请号：CN200410081801.1
申请日：2004-12-30
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: H01L25/10
CPC classification number: H01L25/0657 , H01L23/481 , H01L24/48 , H01L2224/05573 , H01L2224/05647 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48472 , H01L2224/73204 , H01L2225/06513 , H01L2225/0652 , H01L2225/06541 , H01L2225/06589 , H01L2225/06593 , H01L2924/00014 , H01L2924/01019 , H01L2924/01079 , H01L2924/01087 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/15312 , H01L2924/181 , H01L2924/19041 , H01L2924/19105 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 课题在于提供可以降低动作时的温度上升的半导体器件。把接口芯片2叠层到叠层起来的多个半导体元件1的上面。在多个半导体元件1的下面，配置Si内插板3和树脂基板内插板4。Si内插板3配置在树脂内插板4与多个半导体元件1之间，厚度比半导体元件1的厚度更厚，而且，具有小于树脂内插板4的线膨胀系数，大于等于多个半导体元件1的线膨胀系数的线膨胀系数。
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公开(公告)号：CN1967709B
公开(公告)日：2012-06-06
申请号：CN200610149329.X
申请日：2006-11-20
Applicant: 尔必达存储器株式会社
CPC classification number: G11C5/025
Abstract: 在具有贯通电极的三维堆叠存储器中，尚未建立最佳的层布置、存储体布置、控制方法，因而希望建立最佳的方法。堆叠存储器包括存储核心层、中介层和IF芯片。通过堆叠具有相同布置的存储核心层，可以既应付非奇偶操作又应付奇偶操作。进一步，通过行地址和存储体地址的分配，能够实现存储体指定而不管存储核心层的堆叠的数目。进一步，IF芯片具有刷新计数器，用于执行堆叠存储器的刷新控制。这种布置提供了包括具有贯通电极的堆叠的存储核心层的堆叠存储器。
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公开(公告)号：CN1862810A
公开(公告)日：2006-11-15
申请号：CN200610079485.3
申请日：2006-05-09
Applicant: 尔必达存储器株式会社
IPC: H01L25/065 , H01L23/48
CPC classification number: G11C11/407 , H01L23/5226 , H01L23/535 , H01L23/544 , H01L25/0657 , H01L2223/5444 , H01L2224/13025 , H01L2224/16 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/00014 , H01L2224/05599
Abstract: 披露了包括多个半导体芯片和多个直通线组的半导体器件。直通线组中的每一个都由唯一数目的直通线组成。和直通线组相关的数目彼此互质。当对于每个直通线组选择直通线中的一个时，通过多个直通线组的选择的直通线的组合，指定半导体芯片中的一个。
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公开(公告)号：CN1540665A
公开(公告)日：2004-10-27
申请号：CN200410036945.5
申请日：2004-04-21
Applicant: 尔必达存储器株式会社
CPC classification number: G11C11/408 , G11C5/00 , G11C5/04 , G11C5/06 , G11C7/1051 , G11C7/1063 , G11C8/12 , G11C29/1201 , G11C29/26 , G11C29/48 , H01L23/5384 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2224/0401
Abstract: 根据本发明，可以获得如下结构的存储器模块，即在IO芯片上层叠多个DRAM芯片，各DRAM芯片和IO芯片通过贯通电极而连接，并且由IO芯片对系统数据信号和各DRAM芯片的内部数据信号进行相互转换。利用该结构，可以缩短多个DRAM芯片间的布线，并且可以仅在IO芯片上设置消耗电流大的DLL。
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Patent Agency Ranking
公开(公告)号：CN100595917C
公开(公告)日：2010-03-24
申请号：CN200610079485.3
申请日：2006-05-09
Applicant: 尔必达存储器株式会社
IPC: H01L25/065 , H01L23/48
CPC classification number: G11C11/407 , H01L23/5226 , H01L23/535 , H01L23/544 , H01L25/0657 , H01L2223/5444 , H01L2224/13025 , H01L2224/16 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/00014 , H01L2224/05599
Abstract: 披露了包括多个半导体芯片和多个直通线组的半导体器件。直通线组中的每一个都由唯一数目的直通线组成。和直通线组相关的数目彼此互质。当对于每个直通线组选择直通线中的一个时，通过多个直通线组的选择的直通线的组合，指定半导体芯片中的一个。
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公开(公告)号：CN100541778C
公开(公告)日：2009-09-16
申请号：CN02144439.0
申请日：2002-09-27
Applicant: 尔必达存储器株式会社
CPC classification number: H05K1/14 , G11C5/063 , H01L2924/0002 , H05K1/0237 , H01L2924/00
Abstract: 一个数据总线的信号线路包括在第一接线板上的第一导线和在第二接线板上的第二导线。第二接线板被安装在第一接线板上以便彼此串联连接第一和第二导线，从而建立信号线路。半导体器件与第二导线连接。在该数据总线系统中，按照第二接线板上半导体器件的附加的电容来确定第二导线的阻抗，以便协调第一接线板的阻抗和第二接线板的阻抗。
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公开(公告)号：CN100405499C
公开(公告)日：2008-07-23
申请号：CN200410036945.5
申请日：2004-04-21
Applicant: 尔必达存储器株式会社
CPC classification number: G11C11/408 , G11C5/00 , G11C5/04 , G11C5/06 , G11C7/1051 , G11C7/1063 , G11C8/12 , G11C29/1201 , G11C29/26 , G11C29/48 , H01L23/5384 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2224/0401
Abstract: 根据本发明，可以获得如下结构的存储器模块，即在IO芯片上层叠多个DRAM芯片，各DRAM芯片和IO芯片通过贯通电极而连接，并且由IO芯片对系统数据信号和各DRAM芯片的内部数据信号进行相互转换。利用该结构，可以缩短多个DRAM芯片间的布线，并且可以仅在IO芯片上设置消耗电流大的DLL。
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公开(公告)号：CN1411059A
公开(公告)日：2003-04-16
申请号：CN02144439.0
申请日：2002-09-27
Applicant: 尔必达存储器株式会社
CPC classification number: H05K1/14 , G11C5/063 , H01L2924/0002 , H05K1/0237 , H01L2924/00
Abstract: 一个数据总线的信号线路包括在第一接线板上的第一导线和在第二接线板上的第二导线。第二接线板被安装在第一接线板上以便彼此串联连接第一和第二导线，从而建立信号线路。半导体器件与第二导线连接。在该数据总线系统中，按照第二接线板上半导体器件的附加的电容来确定第二导线的阻抗，以便协调第一接线板的阻抗和第二接线板的阻抗。
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公开(公告)号：CN1967709A
公开(公告)日：2007-05-23
申请号：CN200610149329.X
申请日：2006-11-20
Applicant: 尔必达存储器株式会社
CPC classification number: G11C5/025
Abstract: 在具有贯通电极的三维堆叠存储器中，尚未建立最佳的层布置、存储体布置、控制方法，因而希望建立最佳的方法。堆叠存储器包括存储核心层、中介层和IF芯片。通过堆叠具有相同布置的存储核心层，可以既应付非奇偶操作又应付奇偶操作。进一步，通过行地址和存储体地址的分配，能够实现存储体指定而不管存储核心层的堆叠的数目。进一步，IF芯片具有刷新计数器，用于执行堆叠存储器的刷新控制。这种布置提供了包括具有贯通电极的堆叠的存储核心层的堆叠存储器。
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