公开(公告)号：CN115224007A

公开(公告)日：2022-10-21

申请号：CN202210048378.3

申请日：2022-01-17

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山田雅基

IPC: H01L23/64 ,  H01F27/32

Abstract: 本发明实施方式的隔离器具备第一导体、第二导体和第一～第三绝缘膜。上述第一绝缘膜设置于上述第一导体与上述第二导体之间，包含硅、氧和氮。上述第二绝缘膜设置于上述第一导体与上述第一绝缘膜之间，包含硅和氧，进一步包含比上述第一绝缘膜的上述氮的组成比小的组成比的氮、或不含氮。上述第一绝缘膜在从上述第一导体朝向上述第二导体的第一方向上，具有上述第二导体与上述第二绝缘膜之间的第一膜厚，上述第二绝缘膜具有比上述第一膜厚薄的上述第一方向的第二膜厚。上述第三绝缘膜设置于上述第一导体与上述第二绝缘膜之间，具有比上述第一膜厚薄的上述第一方向的第三膜厚，具有与上述第一绝缘膜的组成及上述第二绝缘膜的组成不同的组成。

公开(公告)号：CN100339991C

公开(公告)日：2007-09-26

申请号：CN200410088016.9

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/82 ,  H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: 一种半导体器件及其制造方法，该半导体器件，包括：半导体衬底；在上述半导体衬底上边形成的第1层间绝缘膜；在上述第1层间绝缘膜内形成的第1布线层，上述第1布线层在上述第1层间绝缘膜的表面上露出来；在上述第1层间绝缘膜上边形成的第2层间绝缘膜；在上述第2层间绝缘膜上形成的第1栓塞，上述第1栓塞到达上述第1布线层的上表面上；在上述第1栓塞的侧面和底面上形成的MIM型电容器，所述MIM型电容器包括：连接到上述第1布线层上的下部电极膜、在上述下部电极膜上边形成的电介质膜和在上述电介质膜上边形成的上部电极膜；在上述第2层间绝缘膜上形成的上部电极用布线层，上述上部电极用布线层连接到上述第1栓塞上。

公开(公告)号：CN1617340A

公开(公告)日：2005-05-18

申请号：CN200410088016.9

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/82 ,  H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: 一种半导体器件及其制造方法，该半导体器件，包括：半导体衬底；在上述半导体衬底上边形成的第1层间绝缘膜；在上述第1层间绝缘膜内形成的第1布线层，上述第1布线层在上述第1层间绝缘膜的表面上露出来；在上述第1层间绝缘膜上边形成的第2层间绝缘膜；在上述第2层间绝缘膜上形成的第1栓塞，上述第1栓塞到达上述第1布线层的上表面上；在上述第1栓塞的侧面和底面上形成的MIM型电容器，所述MIM型电容器包括：连接到上述第1布线层上的下部电极膜、在上述下部电极膜上边形成的电介质膜和在上述电介质膜上边形成的上部电极膜；在上述第2层间绝缘膜上形成的上部电极用布线层，上述上部电极用布线层连接到上述第1栓塞上。

公开(公告)号：CN1421928A

公开(公告)日：2003-06-04

申请号：CN02148236.5

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 山田雅基 ,  梶田明広

IPC: H01L23/522 ,  H01L23/532 ,  H01L21/768

CPC classification number: H01L21/76835 ,  H01L21/76802 ,  H01L21/76828 ,  H01L21/76834 ,  H01L21/76885 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种具有埋入型导电层的半导体器件及其制造方法。在半导体器件中，在第一层间绝缘层中形成埋入型导电层，上述导电层具有比上述第一层间绝缘层表面高的表面。另外，用具有平坦表面的绝缘膜覆盖上述第一层间绝缘层和上述导电层，在该绝缘膜中形成蚀刻选择比比上述绝缘膜高的的第二层间绝缘层。在上述半导体器件的制造方法中，在半导体衬底层上形成第一层间绝缘层，在第一层间绝缘层中形成沟，在第一层间绝缘层上形成导电层，用上述导电层掩埋沟，研磨导电层形成后的衬底表面，形成露出第一层间绝缘层和导电层的平坦面。还蚀刻去除研磨引起的上述第一层间绝缘层表面的损伤层，在蚀刻后的衬底表面上使用涂布法，形成绝缘膜。之后，在上述绝缘膜上形成蚀刻选择比比绝缘膜高的第二层间绝缘层。

公开(公告)号：CN115841914A

公开(公告)日：2023-03-24

申请号：CN202210048286.5

申请日：2022-01-17

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大黑达也 ,  大塚贤一 ,  大塚真理 ,  石黑阳 ,  山田雅基

IPC: H01F27/32 ,  H01F27/28 ,  H01P1/36

Abstract: 实施方式涉及绝缘器件以及隔离器。实施方式的绝缘器件具备：第一电感器，包含设置于第一平面内的第一线圈层；第二电感器，设置于所述第一平面内，包含中心轴位于所述第一线圈层的内侧的第二线圈层，并与所述第一电感器分离；以及绝缘层，设置于所述第一电感器与所述第二电感器之间。

公开(公告)号：CN100477158C

公开(公告)日：2009-04-08

申请号：CN200610073921.6

申请日：2006-01-23

Applicant: 株式会社东芝

Inventor： 坂田敦子 ,  和田纯一 ,  尾本诚一 ,  羽多野正亮 ,  山下创一 ,  东和幸 ,  中村直文 ,  山田雅基 ,  木下和哉 ,  坚田富夫 ,  莲沼正彦

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/3205

CPC classification number: H01L21/31616 ,  C23C16/045 ,  C23C16/45536 ,  C23C16/482 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/02255 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/67109 ,  H01L21/67748 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68764 ,  H01L21/68771 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种与布线材料的密接性良好且具有高阻挡性的金属膜的半导体器件及其制造方法。通过下述工序形成高密度的金属膜和金属氧化膜，其中包括：在第一基板温度，放出在表面形成有凹部的绝缘膜中和绝缘膜表面的氧化源的工序；在低于第一基板温度的第二基板温度下，在绝缘膜上形成金属膜的工序；在形成金属膜后，利用残留在绝缘膜中的氧化源，使金属膜的至少一部分氧化的工序。

公开(公告)号：CN1197159C

公开(公告)日：2005-04-13

申请号：CN02118156.X

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/70 ,  H01L21/00

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: MIM型电容器，具有下部电极膜、电容器绝缘膜和上部电极膜。上部电极用布线直接接触到上部电极膜上。第2布线层通过布线用栓塞连接到第1布线层上。下部电极用布线通过下部电极用栓塞连接到下部电极膜上。

公开(公告)号：CN105936498A

公开(公告)日：2016-09-14

申请号：CN201510535440.1

申请日：2015-08-27

Applicant: 株式会社东芝

Inventor： 山田雅基

IPC: B81B3/00 ,  B81B7/00 ,  B81B7/02

CPC classification number: B81B7/0077 ,  B81B7/0054 ,  B81C1/00365 ,  B81C2203/0136

Abstract: 本发明涉及MEMS装置，具有：MEMS元件，设置于基板上；第一保护膜，设置于基板上及MEMS元件上，形成对MEMS元件进行收容的空洞；密封层，以覆盖保护膜的方式设置；以及第二保护膜，设置于密封层上。并且，保护膜上的密封层的外侧端部设定为基板上的空洞的端部靠外侧，从密封层的外侧端部起至空洞的端部为止的距离A与保护膜的厚度B之比B/A为0.25～0.52的范围。

公开(公告)号：CN101350340B

公开(公告)日：2013-09-18

申请号：CN200810125628.9

申请日：2006-01-23

Applicant: 株式会社东芝

Inventor： 坂田敦子 ,  和田纯一 ,  尾本诚一 ,  羽多野正亮 ,  山下创一 ,  东和幸 ,  中村直文 ,  山田雅基 ,  木下和哉 ,  坚田富夫 ,  莲沼正彦

IPC: H01L23/532 ,  H01L21/768 ,  H01L21/316 ,  H01L21/285

CPC classification number: H01L21/31616 ,  C23C16/045 ,  C23C16/45536 ,  C23C16/482 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/02255 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/67109 ,  H01L21/67748 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68764 ,  H01L21/68771 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的发明名称是半导体器件的制造方法以及半导体器件，本发明提供一种与布线材料的密接性良好且具有高阻挡性的金属膜的半导体器件的制造方法以及半导体器件。通过下述工序形成高密度的金属膜和金属氧化膜，其中包括：在第一基板温度，放出在表面形成有凹部的绝缘膜中和绝缘膜表面的氧化源的工序；在低于第一基板温度的第二基板温度下，在绝缘膜上形成金属膜的工序；在形成金属膜后，利用残留在绝缘膜中的氧化源，使金属膜的至少一部分氧化的工序。

公开(公告)号：CN101350340A

公开(公告)日：2009-01-21

申请号：CN200810125628.9

申请日：2006-01-23

Applicant: 株式会社东芝

Inventor： 坂田敦子 ,  和田纯一 ,  尾本诚一 ,  羽多野正亮 ,  山下创一 ,  东和幸 ,  中村直文 ,  山田雅基 ,  木下和哉 ,  坚田富夫 ,  莲沼正彦

IPC: H01L23/532 ,  H01L21/768 ,  H01L21/316 ,  H01L21/285

CPC classification number: H01L21/31616 ,  C23C16/045 ,  C23C16/45536 ,  C23C16/482 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/02255 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/67109 ,  H01L21/67748 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68764 ,  H01L21/68771 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的发明名称是半导体器件的制造方法以及半导体器件，本发明提供一种与布线材料的密接性良好且具有高阻挡性的金属膜的半导体器件的制造方法以及半导体器件。通过下述工序形成高密度的金属膜和金属氧化膜，其中包括：在第一基板温度，放出在表面形成有凹部的绝缘膜中和绝缘膜表面的氧化源的工序；在低于第一基板温度的第二基板温度下，在绝缘膜上形成金属膜的工序；在形成金属膜后，利用残留在绝缘膜中的氧化源，使金属膜的至少一部分氧化的工序。