公开(公告)号：CN1392613A

公开(公告)日：2003-01-22

申请号：CN02118156.X

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/70 ,  H01L21/00

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: MIM型电容器，具有下部电极膜、电容器绝缘膜和上部电极膜。上部电极用布线直接接触到上部电极膜上。第2布线层通过布线用栓塞连接到第1布线层上。下部电极用布线通过下部电极用栓塞连接到下部电极膜上。

公开(公告)号：CN1197159C

公开(公告)日：2005-04-13

申请号：CN02118156.X

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/70 ,  H01L21/00

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: MIM型电容器，具有下部电极膜、电容器绝缘膜和上部电极膜。上部电极用布线直接接触到上部电极膜上。第2布线层通过布线用栓塞连接到第1布线层上。下部电极用布线通过下部电极用栓塞连接到下部电极膜上。

公开(公告)号：CN100339991C

公开(公告)日：2007-09-26

申请号：CN200410088016.9

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/82 ,  H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: 一种半导体器件及其制造方法，该半导体器件，包括：半导体衬底；在上述半导体衬底上边形成的第1层间绝缘膜；在上述第1层间绝缘膜内形成的第1布线层，上述第1布线层在上述第1层间绝缘膜的表面上露出来；在上述第1层间绝缘膜上边形成的第2层间绝缘膜；在上述第2层间绝缘膜上形成的第1栓塞，上述第1栓塞到达上述第1布线层的上表面上；在上述第1栓塞的侧面和底面上形成的MIM型电容器，所述MIM型电容器包括：连接到上述第1布线层上的下部电极膜、在上述下部电极膜上边形成的电介质膜和在上述电介质膜上边形成的上部电极膜；在上述第2层间绝缘膜上形成的上部电极用布线层，上述上部电极用布线层连接到上述第1栓塞上。

公开(公告)号：CN1298054C

公开(公告)日：2007-01-31

申请号：CN03122276.5

申请日：2003-04-25

Applicant: 株式会社东芝

Inventor： 梶田明广

IPC: H01L27/04 ,  H01L21/822

CPC classification number: H01L23/564 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及存储器与逻辑电路混合形成于一芯片的半导体器件及其制法。半导体基板具有逻辑区及存储器区。在逻辑区及存储器区上形成多层布线层。至少在逻辑区的多层布线层与逻辑区的元件形成层之间形成防止H2O向逻辑区内扩散的防扩散膜，以及在存储器区的防扩散膜上形成开口部。

公开(公告)号：CN1617340A

公开(公告)日：2005-05-18

申请号：CN200410088016.9

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/82 ,  H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: 一种半导体器件及其制造方法，该半导体器件，包括：半导体衬底；在上述半导体衬底上边形成的第1层间绝缘膜；在上述第1层间绝缘膜内形成的第1布线层，上述第1布线层在上述第1层间绝缘膜的表面上露出来；在上述第1层间绝缘膜上边形成的第2层间绝缘膜；在上述第2层间绝缘膜上形成的第1栓塞，上述第1栓塞到达上述第1布线层的上表面上；在上述第1栓塞的侧面和底面上形成的MIM型电容器，所述MIM型电容器包括：连接到上述第1布线层上的下部电极膜、在上述下部电极膜上边形成的电介质膜和在上述电介质膜上边形成的上部电极膜；在上述第2层间绝缘膜上形成的上部电极用布线层，上述上部电极用布线层连接到上述第1栓塞上。

公开(公告)号：CN1453871A

公开(公告)日：2003-11-05

申请号：CN03122276.5

申请日：2003-04-25

Applicant: 株式会社东芝

Inventor： 梶田明广

IPC: H01L27/04 ,  H01L21/822

CPC classification number: H01L23/564 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及存储器与逻辑电路混合形成于一芯片的半导体器件及其制法。半导体基板具有逻辑区及存储器区。在逻辑区及存储器区上形成多层布线层。至少在逻辑区的多层布线层与逻辑区的元件形成层之间形成防止H2O向逻辑区内扩散的防扩散膜。