公开(公告)号：CN1697078A

公开(公告)日：2005-11-16

申请号：CN200510072601.4

申请日：2002-03-29

Applicant: 富士通株式会社

Inventor： 山口秀策 ,  内田敏也 ,  柳下良昌 ,  阪东能英 ,  矢田雅大 ,  奥田正树 ,  小林广之 ,  原浩太 ,  藤冈伸也 ,  藤枝和一郎

IPC: G11C11/406 ,  G11C11/409

CPC classification number: G11C7/1006 ,  G11C8/12 ,  G11C11/406 ,  G11C11/40603 ,  G11C11/40615 ,  G11C11/40618 ,  G11C11/4087 ,  G11C2211/4061 ,  G11C2211/4062

Abstract: 一种半导体存储器，其中形成用于再生第一存储器块的数据的多个第一存储器块和一个第二存储器块。当读命令与刷新命令彼此冲突时，读控制电路根据刷新命令访问第一存储器块并利用第二存储器块再生读数据。当写命令与刷新命令彼此冲突时，写控制电路根据命令接收的次序操作存储器块。因此，可能在不由用户识别的情况下执行刷新操作。即，提供用户友好的半导体存储器，并且，再生读数据使得可以输出读数据而没有访问时间上的延迟。这最终能实现对读命令的高速响应和高速数据传输速率。

公开(公告)号：CN1380698A

公开(公告)日：2002-11-20

申请号：CN01145304.4

申请日：2001-12-31

Applicant: 富士通株式会社

Inventor： 内田敏也 ,  松崎康郎

IPC: H01L27/10 ,  G11C11/4091

CPC classification number: G11C7/22 ,  G11C7/1072

Abstract: 数据被存储到多个第一存储器块中,而用来再生此数据的再生数据被存储到第二存储器块中。在读出操作中,直接从被选择的第一存储器块读出数据,或从存储在未被选择的第一存储器块中的数据以及存储在第二存储器块中的再生数据来再生此数据。就有可能在此第一存储器块的读出操作过程中执行一个额外的读出操作。因此,来自外部的读出操作请求能够在短于读出周期的间隔内被接收。亦即,半导体存储器能够以更高的速度运行,其数据读出速率得以改善。

公开(公告)号：CN1379410A

公开(公告)日：2002-11-13

申请号：CN01143109.1

申请日：2001-12-07

Applicant: 富士通株式会社

Inventor： 柳下良昌 ,  内田敏也

IPC: G11C11/4063 ,  G11C11/413 ,  H01L27/10

CPC classification number: G11C29/80 ,  G11C29/848

Abstract: 可减少引起布线性能恶化的半导体存储器件,它包括接收地址信号输入的地址输入电路、据此地址信号驱动存储阵列的驱动电路、连接上述两电路的信号线路、位于驱动电路邻近用包括冗余线路的其他线路来置换存储阵列中缺陷线路的冗余电路、存储表明缺陷线路的信息的缺陷线路信息存储电路、将此缺陷线路信息存储电路中存储的信息经信号线路供给冗余电路的供应电路。上述结构能由共用信号线路传送地址信号与有关缺陷线路的信息,可减少布线数和引起布线性能恶化的可能性。

公开(公告)号：CN1371175A

公开(公告)日：2002-09-25

申请号：CN01144020.1

申请日：2001-12-25

Applicant: 富士通株式会社

Inventor： 内田敏也

IPC: H03M9/00

CPC classification number: G11C7/109 ,  G11C7/1066 ,  G11C7/1078

Abstract: 在一个命令输入电路中:与第一至第m命令相对应,提供了m个命令获取单元,其中m是一个大于1的整数;一个时钟信号提供单元分别向m个命令获取单元提供有不同相位的n个时钟信号,其中n是一个大于1的整数;以及一个命令输入单元接收所述第一至第m命令,并把该第一至第m命令提供给m个命令获取单元。m个命令获取单元中的每个单元响应n个时钟信号的m个的边沿中与第一至第m命令中的一个命令相对应的那个边沿,获取第一至第m命令中与该命令获取单元相对应的那个命令。处理单元根据第一至第m命令进行处理。

公开(公告)号：CN100423421C

公开(公告)日：2008-10-01

申请号：CN03824825.5

申请日：2003-05-13

Applicant: 富士通株式会社

Inventor： 山崎雅文 ,  内田敏也

IPC: H02M3/07

CPC classification number: G11C11/4074 ,  G11C5/14 ,  G11C5/145 ,  G11C8/08 ,  G11C11/4072 ,  G11C11/4085 ,  H02M3/07 ,  H02M2001/009

Abstract: 半导体集成电路装置具有用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受升压电压来控制内部电路的控制电路。升压电源电路具有内部电路用的第一输出端子和控制电路用的第二输出端子。这里，以预定电平输出从第二端子输出的升压电压，而与第一端子输出的升压电压的变动无关。

公开(公告)号：CN101097905A

公开(公告)日：2008-01-02

申请号：CN200710086712.X

申请日：2007-03-06

Applicant: 富士通株式会社

Inventor： 内田敏也

IPC: H01L25/00 ,  H01L25/18 ,  H01L25/065 ,  H01L23/488 ,  H01L23/50 ,  H01L21/50 ,  H01L21/60 ,  H01L21/66

CPC classification number: H01L25/0657 ,  G01R31/2884 ,  H01L22/32 ,  H01L24/73 ,  H01L25/0652 ,  H01L25/18 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/0557 ,  H01L2224/13025 ,  H01L2224/1403 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/1703 ,  H01L2224/17181 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2225/06568 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01079 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1461 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05552

Abstract: 在由堆叠的半导体芯片构成的半导体器件中，为了独立地测试每个芯片，第二芯片被布置为面向第一芯片，同时其第二互连端子被连接到第一芯片的第一互连端子。第一和第二芯片的第一和第二外部端子被形成在第一和第二芯片的表面上，该表面在第一和第二芯片的同一侧。因此，即使在第一和第二芯片被粘贴到一起后，也可以在操作它们的同时独立地测试第一和第二芯片。此外，由于可以使测试探针等从同一侧接触第一芯片和第二芯片的外部端子，所以可以同时测试第一芯片和第二芯片。

公开(公告)号：CN1467852A

公开(公告)日：2004-01-14

申请号：CN03104113.2

申请日：2003-02-13

Applicant: 富士通株式会社

Inventor： 柳下良昌 ,  内田敏也 ,  阪東能英 ,  小林広之 ,  山口秀策 ,  奥田正樹

IPC: H01L27/108 ,  G11C11/401

CPC classification number: G11C11/4087 ,  G11C11/406

Abstract: 多个存储块被分配相同的地址空间，以在其中写入相同的数据，并且可相互独立地操作。响应一个刷新命令，一个存储块被选择为执行刷新操作的刷新块，而响应读取命令，另一个存储块被选择为执行读取操作的读取块。然后，多个存储块以不同的时序执行读取操作，从而读取操作相互重叠。因此，该半导体存储器可以在比单个读取操作的执行时间更短的时间间隔接收读取命令。结果，可以高速地响应外部提供的读取命令，并且可以提高在读取操作过程中的数据传输速率。

公开(公告)号：CN1396599A

公开(公告)日：2003-02-12

申请号：CN02108016.X

申请日：2002-03-25

Applicant: 富士通株式会社

Inventor： 奥田正树 ,  内田敏也

IPC: G11C11/401 ,  G11C11/406

CPC classification number: G06F11/1032 ,  G11C7/1006 ,  G11C11/406 ,  G11C11/4096 ,  G11C2207/002 ,  G11C2207/065 ,  G11C2207/108

Abstract: 一种半导体存储器件包括：多个存储模块，每个相互独立地刷新；m(m＞1)个数据端子，每个接收或输出n(n＞1)个数据块；转换电路，其把每个数据端子的数据在并行和串行数据之间转换；m×n个数据总线，在该总线上相对于m个数据端的每个端子平行；m个地址选择线，其连接到分别对应m个数据端子的存储模块的m个模块，并同时激活，任何一个地址选择线的激活把数据总线连接到m个模块中的相应一个，结果n个数据块被从m个模块的相应一个输入/输出；以及奇偶校验数据比较电路，其对从对应于m个数据端子的m个模块读取的m个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位执行奇偶校验，该奇偶校验是对于n个数据块中的每一个而分别执行的。

公开(公告)号：CN101206912A

公开(公告)日：2008-06-25

申请号：CN200710130542.0

申请日：2007-07-11

Applicant: 富士通株式会社

Inventor： 池田仁史 ,  佐藤贵彦 ,  神田达哉 ,  内田敏也 ,  小林广之 ,  白川晓 ,  宫本哲生 ,  山本喜史 ,  大塚龙志 ,  高桥秀长 ,  栗田昌德 ,  镰田心之介 ,  佐藤绫子

IPC: G11C8/12 ,  G11C8/14 ,  G11C7/10

CPC classification number: G11C11/4087 ,  G09G5/393 ,  G09G5/395 ,  G11C8/12

Abstract: 本发明公开了一种存储器设备、存储器控制器和存储器系统。该存储器设备具有：多个存储体，每个存储体具有存储器单元阵列，所述存储器单元阵列具有分别由行地址选择的多个页区域，并且每个存储体由存储体地址选择；行控制器，所述行控制器响应于第一操作代码控制每个存储体内页区域的激活；以及一组数据输入/输出端子。每个被激活的页区域内的存储器单位区域是基于列地址访问的。行控制器响应于与第一命令一起提供的多存储体信息数据和提供的存储体地址生成用于多个存储体的存储体激活信号，并响应于提供的存储体地址和提供的行地址生成多个存储体中的每一个的行地址。这多个存储体响应于存储体激活信号和由行地址计算器生成的行地址激活页区域。

公开(公告)号：CN101038783A

公开(公告)日：2007-09-19

申请号：CN200610098454.2

申请日：2006-07-07

Applicant: 富士通株式会社

Inventor： 内田敏也

IPC: G11C8/16 ,  G11C11/40

CPC classification number: G11C11/406 ,  G11C7/1051 ,  G11C7/1063 ,  G11C7/1072 ,  G11C8/12 ,  G11C11/40603 ,  G11C11/40615 ,  G11C11/40618 ,  G11C11/408 ,  G11C11/4096

Abstract: 本发明提供了一种存储器系统，其包括具有多个存储体的半导体存储器和访问该半导体存储器的控制器。存储体的数目大于被同时访问的存储体的数目。当接收到针对当前正在执行访问操作的存储体的访问命令时，半导体存储器激活忙信号，并使忙信号保持活动，直到当前执行的访问操作完成为止。控制器在接收到激活的忙信号时停止输出下一访问命令。基于接收到的忙信号，控制器判断下一访问命令是否应该被输出到半导体存储器。因此，可以容易地在具有多个存储体的半导体存储器中执行随机访问，而不会给系统侧带来任何负担，这可以提高在随机访问时的数据传输速率。