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公开(公告)号：CN1457100A
公开(公告)日：2003-11-19
申请号：CN02152675.3
申请日：2002-11-29
Applicant: 富士通株式会社
CPC classification number: G11C29/028 , G11C7/22 , G11C7/222 , G11C11/401 , G11C11/4076 , G11C29/02 , G11C29/50 , G11C29/56012
Abstract: 一个相位调节电路使外部时钟信号延迟预定的量，以产生一个被调节时钟信号。相位比较器把外部时钟信号的相位与该被调节时钟信号的相位相比较，输出一个相位调节信号，以调节相位调节电路的延迟时间。数据输出电路把读取数据与该被调节时钟信号同步地输出到数据端。数据输入电路与该被调节时钟信号相同步接收提供到该数据端的写入数据。当写入数据的输入和读取数据的输出相继执行时，写入数据的输入操作和读取数据的输入操作之间的切换控制仅仅必须在一个时钟周期内完成。时钟周期可以被减小到上述切换控制所需的时间。结果，该外部时钟信号的最大频率可以增加。
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公开(公告)号：CN1697078A
公开(公告)日：2005-11-16
申请号：CN200510072601.4
申请日：2002-03-29
Applicant: 富士通株式会社
IPC: G11C11/406 , G11C11/409
CPC classification number: G11C7/1006 , G11C8/12 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/4087 , G11C2211/4061 , G11C2211/4062
Abstract: 一种半导体存储器，其中形成用于再生第一存储器块的数据的多个第一存储器块和一个第二存储器块。当读命令与刷新命令彼此冲突时，读控制电路根据刷新命令访问第一存储器块并利用第二存储器块再生读数据。当写命令与刷新命令彼此冲突时，写控制电路根据命令接收的次序操作存储器块。因此，可能在不由用户识别的情况下执行刷新操作。即，提供用户友好的半导体存储器，并且，再生读数据使得可以输出读数据而没有访问时间上的延迟。这最终能实现对读命令的高速响应和高速数据传输速率。
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公开(公告)号：CN1674150A
公开(公告)日：2005-09-28
申请号：CN200510062690.4
申请日：2002-11-29
Applicant: 富士通株式会社
IPC: G11C11/34 , G11C11/407 , H03K5/135
CPC classification number: G11C29/028 , G11C7/22 , G11C7/222 , G11C11/401 , G11C11/4076 , G11C29/02 , G11C29/50 , G11C29/56012
Abstract: 一个相位调节电路使外部时钟信号延迟预定的量，以产生一个被调节时钟信号。相位比较器把外部时钟信号的相位与该被调节时钟信号的相位相比较，输出一个相位调节信号，以调节相位调节电路的延迟时间。数据输出电路把读取数据与该被调节时钟信号同步地输出到数据端。数据输入电路与该被调节时钟信号相同步接收提供到该数据端的写入数据。当写入数据的输入和读取数据的输出相继执行时，写入数据的输入操作和读取数据的输入操作之间的切换控制仅仅必需在一个时钟周期内完成。时钟周期可以被减小到上述切换控制所需的时间。结果，该外部时钟信号的最大频率可以增加。
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公开(公告)号：CN1236453C
公开(公告)日：2006-01-11
申请号：CN02143453.0
申请日：2002-03-29
Applicant: 富士通株式会社
CPC classification number: G11C7/1006 , G11C8/12 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/4087 , G11C2211/4061 , G11C2211/4062
Abstract: 一种半导体存储器，其中形成用于再生第一存储器块的数据的多个第一存储器块和一个第二存储器块。当读命令与刷新命令彼此冲突时，读控制电路根据刷新命令访问第一存储器块并利用第二存储器块再生读数据。当写命令与刷新命令彼此冲突时，写控制电路根据命令接收的次序操作存储器块。因此，可能在不由用户识别的情况下执行刷新操作。即，提供用户友好的半导体存储器。并且，再生读数据使得可以输出读数据而没有访问时间上的延迟。这最终能实现对读命令的高速响应和高速数据传输速率。
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Patent Agency Ranking
公开(公告)号：CN1212666C
公开(公告)日：2005-07-27
申请号：CN02152675.3
申请日：2002-11-29
Applicant: 富士通株式会社
CPC classification number: G11C29/028 , G11C7/22 , G11C7/222 , G11C11/401 , G11C11/4076 , G11C29/02 , G11C29/50 , G11C29/56012
Abstract: 一个相位调节电路使外部时钟信号延迟预定的量，以产生一个被调节时钟信号。相位比较器把外部时钟信号的相位与该被调节时钟信号的相位相比较，输出一个相位调节信号，以调节相位调节电路的延迟时间。数据输出电路把读取数据与该被调节时钟信号同步地输出到数据端。数据输入电路与该被调节时钟信号相同步接收提供到该数据端的写入数据。当写入数据的输入和读取数据的输出相继执行时，写入数据的输入操作和读取数据的输入操作之间的切换控制仅仅必须在一个时钟周期内完成。时钟周期可以被减小到上述切换控制所需的时间。结果，该外部时钟信号的最大频率可以增加。
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公开(公告)号：CN1402255A
公开(公告)日：2003-03-12
申请号：CN02143453.0
申请日：2002-03-29
Applicant: 富士通株式会社
CPC classification number: G11C7/1006 , G11C8/12 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/4087 , G11C2211/4061 , G11C2211/4062
Abstract: 形成用于再生第一存储器块的数据的多个第一存储器块和一个第二存储器块。当读命令与刷新命令彼此冲突时，读控制电路根据刷新命令访问第一存储器块并利用第二存储器块再生读数据。当写命令与刷新命令彼此冲突时，写控制电路根据命令接收的次序操作存储器块。因此，可能在不由用户识别的情况下执行刷新操作。即，提供用户友好的半导体存储器。
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公开(公告)号：CN1674149A
公开(公告)日：2005-09-28
申请号：CN200510062689.1
申请日：2002-11-29
Applicant: 富士通株式会社
IPC: G11C11/34 , G11C11/407 , H03K5/135
CPC classification number: G11C29/028 , G11C7/22 , G11C7/222 , G11C11/401 , G11C11/4076 , G11C29/02 , G11C29/50 , G11C29/56012
Abstract: 一个相位调节电路使外部时钟信号延迟预定的量，以产生一个被调节时钟信号。相位比较器把外部时钟信号的相位与该被调节时钟信号的相位相比较，输出一个相位调节信号，以调节相位调节电路的延迟时间。数据输出电路把读取数据与该被调节时钟信号同步地输出到数据端。数据输入电路与该被调节时钟信号相同步接收提供到该数据端的写入数据。当写入数据的输入和读取数据的输出相继执行时，写入数据的输入操作和读取数据的输入操作之间的切换控制仅仅必需在一个时钟周期内完成。时钟周期可以被减小到上述切换控制所需的时间。结果，该外部时钟信号的最大频率可以增加。
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公开(公告)号：CN1396599A
公开(公告)日：2003-02-12
申请号：CN02108016.X
申请日：2002-03-25
Applicant: 富士通株式会社
IPC: G11C11/401 , G11C11/406
CPC classification number: G06F11/1032 , G11C7/1006 , G11C11/406 , G11C11/4096 , G11C2207/002 , G11C2207/065 , G11C2207/108
Abstract: 一种半导体存储器件包括：多个存储模块，每个相互独立地刷新；m(m＞1)个数据端子，每个接收或输出n(n＞1)个数据块；转换电路，其把每个数据端子的数据在并行和串行数据之间转换；m×n个数据总线，在该总线上相对于m个数据端的每个端子平行；m个地址选择线，其连接到分别对应m个数据端子的存储模块的m个模块，并同时激活，任何一个地址选择线的激活把数据总线连接到m个模块中的相应一个，结果n个数据块被从m个模块的相应一个输入/输出；以及奇偶校验数据比较电路，其对从对应于m个数据端子的m个模块读取的m个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位执行奇偶校验，该奇偶校验是对于n个数据块中的每一个而分别执行的。
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公开(公告)号：CN1381847A
公开(公告)日：2002-11-27
申请号：CN02103564.4
申请日：2002-02-07
Applicant: 富士通株式会社
Inventor： 奥田正树
IPC: G11C11/401 , G11C11/406 , G11C11/4063
CPC classification number: G11C7/1006 , G11C11/406 , G11C11/4096
Abstract: 一种能同时读取和刷新数据并且检查数据恢复功能是否正常工作的半导体存储器装置。数据输入电路接收从外部电路输入的数据。奇偶校验生成电路从数据输入电路的输入数据中产生奇偶校验数据。存储器存储数据输入电路的输入数据并存储由奇偶校验生成电路产生的奇偶校验数据。刷新电路刷新该存储器。读取电路从存储器中读取数据。当读取电路读取数据时,恢复电路通过从其它正常读出的数据和相应的奇偶校验数据恢复被刷新电路刷新的数据。数据输出电路输出由读取电路读取的数据和输出由恢复电路恢复的数据。奇偶校验输出电路直接读取和输出存储在存储器中的奇偶校验数据。
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