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公开(公告)号：CN111985631B
公开(公告)日：2024-02-27
申请号：CN202010424381.1
申请日：2020-05-19
Applicant: 富士通株式会社
IPC: G06N3/063 , G06N3/0464 , G06N3/084
Abstract: 本公开涉及信息处理设备、信息处理方法及计算机可读记录介质。多个操作装置中的每个操作装置向表示神经网络并且包括共同的第一权重的模型输入与由其他操作装置使用的第一数据不同的第一数据，计算针对第一权重的误差梯度，并且对由每个操作装置计算出的梯度进行合并。每个操作装置将第一权重存储在存储装置中并且基于与由其他操作装置使用的超参数值不同的超参数值、经合并的误差梯度和第一权重将模型的权重更新为第二权重。每个操作装置将共同的第二数据输入至模型，比较由每个操作装置获取的评估结果，并且选择共同的超参数值。每个操作装置基于所选择的超参数值、经合并的误差梯度和存储在存储装置中的第一权重将模型的权重更新为第三权重。
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公开(公告)号：CN1405886A
公开(公告)日：2003-03-26
申请号：CN02120065.3
申请日：2002-05-22
Applicant: 富士通株式会社
IPC: H01L27/00
Abstract: 逻辑芯片和被此逻辑芯片存取的存储芯片安装在同一封装中。在第一测试模式下逻辑芯片的模式发生器运行以便为存储芯片产生内部测试模式。模式选择器在第一测试模式下选择从模式发生器输出的内部测试模式，在第二测试模式下选择通过测试终端提供的外部测试模式，并把所选择的测试模式输出到存储芯片。根据模式选择信号，使用在逻辑芯片中产生的内部测试模式(第一测试模式)或者从外部提供的外部测试模式(第二测试模式)，安装在封装中的存储芯片得到测试。
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公开(公告)号：CN100423421C
公开(公告)日：2008-10-01
申请号：CN03824825.5
申请日：2003-05-13
Applicant: 富士通株式会社
IPC: H02M3/07
CPC classification number: G11C11/4074 , G11C5/14 , G11C5/145 , G11C8/08 , G11C11/4072 , G11C11/4085 , H02M3/07 , H02M2001/009
Abstract: 半导体集成电路装置具有用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受升压电压来控制内部电路的控制电路。升压电源电路具有内部电路用的第一输出端子和控制电路用的第二输出端子。这里，以预定电平输出从第二端子输出的升压电压，而与第一端子输出的升压电压的变动无关。
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公开(公告)号：CN1271636C
公开(公告)日：2006-08-23
申请号：CN01139358.0
申请日：2001-11-26
Applicant: 富士通株式会社
CPC classification number: G11C7/1051 , G11C7/1039 , G11C7/1075 , G11C7/1078 , G11C7/22 , G11C8/16 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/409 , G11C2207/107
Abstract: 半导体存储器件包括数量为N的多个外部端口，每个外部端口都接收指令，和一个内部电路，它在输入到一个外部端口的指令的最小时间间隔中至少实施N次存取操作。
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公开(公告)号：CN1734668A
公开(公告)日：2006-02-15
申请号：CN200510083508.3
申请日：2001-11-26
Applicant: 富士通株式会社
IPC: G11C11/407 , G11C11/409 , G11C7/00
Abstract: 半导体存储器件包括数量为N的多个外部端口，每个外部端口都接收指令，和一个内部电路，它在输入到一个外部端口的指令的最小时间间隔中至少实施N次存取操作。
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Patent Agency Ranking
公开(公告)号：CN1360314A
公开(公告)日：2002-07-24
申请号：CN01139358.0
申请日：2001-11-26
Applicant: 富士通株式会社
CPC classification number: G11C7/1051 , G11C7/1039 , G11C7/1075 , G11C7/1078 , G11C7/22 , G11C8/16 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/409 , G11C2207/107
Abstract: 半导体存储器件包括数量为N的多个外部端口,每个外部端口都接收指令,和一个内部电路,它在输入到一个外部端口的指令的最小时间间隔中至少实施N次存取操作。
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公开(公告)号：CN111985631A
公开(公告)日：2020-11-24
申请号：CN202010424381.1
申请日：2020-05-19
Applicant: 富士通株式会社
Abstract: 本公开涉及信息处理设备、信息处理方法及计算机可读记录介质。多个操作装置中的每个操作装置向表示神经网络并且包括共同的第一权重的模型输入与由其他操作装置使用的第一数据不同的第一数据，计算针对第一权重的误差梯度，并且对由每个操作装置计算出的梯度进行合并。每个操作装置将第一权重存储在存储装置中并且基于与由其他操作装置使用的超参数值不同的超参数值、经合并的误差梯度和第一权重将模型的权重更新为第二权重。每个操作装置将共同的第二数据输入至模型，比较由每个操作装置获取的评估结果，并且选择共同的超参数值。每个操作装置基于所选择的超参数值、经合并的误差梯度和存储在存储装置中的第一权重将模型的权重更新为第三权重。
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公开(公告)号：CN1929033A
公开(公告)日：2007-03-14
申请号：CN200610142094.1
申请日：2002-05-22
Applicant: 富士通株式会社
IPC: G11C29/36
Abstract: 逻辑芯片和被此逻辑芯片存取的存储芯片安装在同一封装中。在第一测试方式下逻辑芯片的模式发生器运行以便为存储芯片产生内部测试模式。模式选择器在第一测试方式下选择从模式发生器输出的内部测试模式，在第二测试方式下选择通过测试终端提供的外部测试模式，并把所选择的测试模式输出到存储芯片。根据方式选择信号，使用在逻辑芯片中产生的内部测试模式(第一测试模式)或者从外部提供的外部测试模式(第二测试模式)，安装在封装中的存储芯片得到测试。
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公开(公告)号：CN111985605A
公开(公告)日：2020-11-24
申请号：CN202010363229.7
申请日：2020-04-30
Applicant: 富士通株式会社
Abstract: 本发明涉及信息处理装置、控制方法和存储信息处理程序的存储介质。一种控制信息处理装置的方法，该信息处理装置被配置成通过使用神经网络来执行学习处理，该方法包括：执行计算处理，该计算处理包括计算学习率，该学习率被配置成以连续曲线的形式变化使得从学习率处于最大值的中间值时到学习率达到最小值时的时间短于从学习处理开始时到学习率达到最大值的中间值时的时间；以及执行控制处理，该控制处理包括基于所计算的学习率来控制在更新处理中更新权重参数时的更新量。
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