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公开(公告)号：CN111211061B
公开(公告)日：2022-05-13
申请号：CN201911140553.6
申请日：2019-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60
Abstract: 根据本申请的实施例，提供了形成半导体器件的方法，包括在半导体晶圆上形成晶种层，在晶种层上涂覆光刻胶，实施光刻工艺以曝光光刻胶，以及显影光刻胶以在光刻胶中形成开口。暴露晶种层，并且其中，该开口包括金属焊盘的第一开口和金属线的连接至第一开口的第二开口。在第一开口和第二开口的连接点处，形成金属贴片的第三开口，使得开口和与第一开口相邻的所有角度都大于90度。该方法还包括在光刻胶的开口中镀金属焊盘、金属线和金属贴片，去除光刻胶，以及蚀刻晶种层以留下金属焊盘、金属线和金属贴片。根据本申请的实施例，还提供了其他形成半导体器件的方法。
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公开(公告)号：CN111211061A
公开(公告)日：2020-05-29
申请号：CN201911140553.6
申请日：2019-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60
Abstract: 根据本申请的实施例，提供了形成半导体器件的方法，包括在半导体晶圆上形成晶种层，在晶种层上涂覆光刻胶，实施光刻工艺以曝光光刻胶，以及显影光刻胶以在光刻胶中形成开口。暴露晶种层，并且其中，该开口包括金属焊盘的第一开口和金属线的连接至第一开口的第二开口。在第一开口和第二开口的连接点处，形成金属贴片的第三开口，使得开口和与第一开口相邻的所有角度都大于90度。该方法还包括在光刻胶的开口中镀金属焊盘、金属线和金属贴片，去除光刻胶，以及蚀刻晶种层以留下金属焊盘、金属线和金属贴片。根据本申请的实施例，还提供了其他形成半导体器件的方法。
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公开(公告)号：CN101539962A
公开(公告)日：2009-09-23
申请号：CN200910126290.3
申请日：2009-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L27/088 , H01L27/092
CPC classification number: G06F17/5068 , G03F1/36
Abstract: 本发明提供一种半导体装置及用以制造电路的掩模的形成方法，该方法包含提供一该电路的设计，其中该电路包含一装置；进行一第一逻辑运算来决定一第一区域来形成该装置的一第一元件；以及进行一第二逻辑运算来扩张该第一元件大于该第一区域而扩张至一第二区域。该第二区域的图案可用于形成该掩模。本发明实施例具有许多优异的特征。首先，当进行效能察知逻辑运算之后，可最佳化集成电路的效能结果。然而，欲达到此项效果，并不需要添加任何制造步骤及不需利用到额外的芯片区域。事实上，由于在本发明实施例中能够妥善利用芯片区域，能让芯片被设计的更小。
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公开(公告)号：CN115249707A
公开(公告)日：2022-10-28
申请号：CN202210626196.X
申请日：2022-06-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L27/02 , H01L21/8238
Abstract: 本公开提供一种半导体装置。根据本公开的半导体结构包括基板、设置在基板上方的鳍状结构，鳍状结构包括与多个第二半导体层交错的多个第一半导体层、设置在鳍状结构的通道区上方的栅极结构、延伸穿过鳍状结构的至少一第一部分的第一源极/漏极特征、延伸穿过鳍状结构的至少一第二部分的第二源极/漏极特征以及设置在基板下方并且与第一源极/漏极特征和第二源极/漏极特征间隔的背面金属线。
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公开(公告)号：CN112582428A
公开(公告)日：2021-03-30
申请号：CN202011031328.1
申请日：2020-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种根据本公开的集成电路(IC)装置，包括：一基板，包含第一表面以及与第一表面相对的第二表面；一重布层，被设置于第一表面上且包括导电特征；一钝化结构，被设置于重布层上；一金属‑绝缘体‑金属(MIM)电容器，被嵌入于钝化结构中；一虚拟MIM特征，被嵌入于钝化结构中且包括一开口；一顶部接触垫，位于钝化结构上；一接触通孔，在导电特征与顶部接触垫之间延伸；以及一贯穿通孔，延伸穿过钝化结构及基板。虚拟MIM特征与MIM电容器分隔，且贯穿通孔延伸穿过虚拟MIM特征的上述开口，且不接触虚拟MIM特征。
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Patent Agency Ranking
公开(公告)号：CN112558407A
公开(公告)日：2021-03-26
申请号：CN202010673245.6
申请日：2020-07-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开提供一种制造半导体装置的方法，包括接收设计布局；对设计布局执行选路以获得选路后布局，选路后布局包括互连结构，互连结构包括第一金属层、第一金属层上的第二金属层、第二金属层上的第三金属层、以及复数功能性通孔；对选路后布局执行光学邻近校正(OPC)操作以获得OPC后布局；以及修改OPC后布局以获得修改后布局。选路后布局的修改包括在第一金属层与第二金层间插入复数第一虚拟通孔，以避免第一金层中相邻的两个金属线之间的水平桥接，以及在第二金属层与第三金属层之间插入复数第二虚拟通孔，以避免对复数第一虚拟通孔的垂直耦接。
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公开(公告)号：CN101533853B
公开(公告)日：2011-05-18
申请号：CN200810215842.3
申请日：2008-09-05
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L29/78 , H01L21/76802 , H01L21/76829 , H01L29/7843
Abstract: 本发明公开一种半导体结构，包括：一有源区(active region)、位于有源区上方的一栅极带层、以及一金属-氧化物-半导体(MOS)装置。一部份的栅极带层构成MOS装置的栅极。一部份的有源区构成MOS装置的源极/漏极(source/drain)区。半导体结构还包括：位于MOS装置上方的一应激(stressor)区以及位于应激区内部且位于有源区上方外侧的一无应激(stressor-free)区。通过本发明的半导体结构可以改善施加于MOS装置的应力，进而改善MOS装置的效能。
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公开(公告)号：CN112563204A
公开(公告)日：2021-03-26
申请号：CN202011026437.4
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 披露了半导体装置与其制造方法。例示性的方法包括：于基板的第一区中形成含第一半导体材料的第一半导体层；于第一半导体层与基板上交错沉积多个第二半导体层与多个第三半导体层，以形成半导体层堆叠，其中第二半导体层包括第二半导体材料，第三半导体层包括第一半导体材料，第二半导体材料与第一半导体材料不同，第二半导体层的一者的下表面接触第一区中的第一半导体层与基板的第二区中的基板；平坦化半导体层堆叠的上表面；以及图案化半导体层堆叠，以于第一区中形成第一半导体结构，以及于第二区中形成第二半导体层结构。
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公开(公告)号：CN109214031A
公开(公告)日：2019-01-15
申请号：CN201711273066.8
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开了集成电路布局中的导体部件的各个实例。在实例中，一种提供布局的方法包括初始化用于制造集成电路的布局。将多个填充单元插入到布局中。多个填充单元包括与集成电路的导线相对应的多个填充线图形。之后，将包括多个功能图形的设计插入到布局中。去除与多个功能图形冲突的多个填充单元的多个填充线图形的冲突子集。提供了用于制造集成电路的包括多个填充单元和设计的布局。本发明还提供了非暂时性机器可读介质存储指令。
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公开(公告)号：CN101539962B
公开(公告)日：2011-04-13
申请号：CN200910126290.3
申请日：2009-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L27/088 , H01L27/092
CPC classification number: G06F17/5068 , G03F1/36
Abstract: 本发明提供一种半导体装置及用以制造电路的掩模的形成方法，该方法包含提供一该电路的设计，其中该电路包含一装置；进行一第一逻辑运算来决定一第一区域来形成该装置的一第一元件；以及进行一第二逻辑运算来扩张该第一元件大于该第一区域而扩张至一第二区域。该第二区域的图案可用于形成该掩模；进行该装置的效能评估以选择第一及第二区域中效能较佳的区域；形成用以形成该第一元件的包含第一及第二区域中效能较佳的区域的图案的掩模。当进行效能察知逻辑运算之后，本发明可最佳化集成电路的效能结果。欲达到此项效果不需要添加任何制造步骤及不需利用到额外的芯片区域。由于在本发明实施例中能够妥善利用芯片区域，能让芯片能够被设计的更小。
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