公开(公告)号：CN113284886B

公开(公告)日：2025-03-25

申请号：CN202110014641.2

申请日：2021-01-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张永丰 ,  杨宝如 ,  张育荣 ,  李宗吉 ,  谢东衡 ,  许峻嘉

IPC: H10D89/10 ,  G06F30/392

Abstract: 集成芯片的有源器件区上的多段线的阵列延伸，以在相邻的隔离区域上形成伪器件结构。所得的伪器件结构是具有与有源器件区上的多段线的阵列相同的线宽度、线间距和节距的多段线的阵列。伪器件结构的多段线与有源器件区上的多段线在网格上。由于伪器件结构由与有源器件区上的多段线在网格上的多段线形成，所以伪器件结构可以比可能的情况更接近有源器件区。伪器件结构与有源器件区的所得接近度提高了抗凹陷性能，并且减小集成芯片上的空白空间。本发明的实施例涉及集成芯片及其设计和制造方法。

公开(公告)号：CN111950224B

公开(公告)日：2024-08-27

申请号：CN202010150137.0

申请日：2020-03-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张育荣 ,  蔡旻原 ,  杨稳儒

IPC: G06F30/392

Abstract: 提供边界单元。确定电路的第一功能单元的边界。沿着所确定的边界的第一部分布置第一多个第一类型伪单元。第一部分在第一方向上延伸。每个第一类型伪单元包括第一预定义尺寸。沿着所确定的边界的第二部分布置第二多个第二类型伪单元。第二部分在第二方向上延伸。每个第二类型伪单元包括第二预定义尺寸。第二预定义尺寸与第一预定义尺寸不同。本发明的实施例还涉及形成边界单元的方法、集成电路以及集成电路装置。

公开(公告)号：CN108932360B

公开(公告)日：2022-12-13

申请号：CN201810376754.5

申请日：2018-04-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张育荣 ,  徐金厂 ,  李宪信 ,  杨稳儒

IPC: G06F30/392 ,  H01L27/02

Abstract: 一种集成电路包括第一组栅极结构和第二组栅极结构。第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第一组栅极结构中的相邻栅极的中心分离。第二组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第二组栅极结构中的相邻栅极的中心分离。第一组栅极结构和第二组栅极结构在第二方向上延伸。第一组栅极结构中的栅极在第二方向上与第二组栅极结构中的相应栅极对准。第一组栅极结构中的栅极在第二方向上通过第一距离与第二组栅极结构中的相应栅极分离。本发明还提供了集成电路的制造方法。

公开(公告)号：CN113284886A

公开(公告)日：2021-08-20

申请号：CN202110014641.2

申请日：2021-01-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张永丰 ,  杨宝如 ,  张育荣 ,  李宗吉 ,  谢东衡 ,  许峻嘉

IPC: H01L27/02 ,  G06F30/392

Abstract: 集成芯片的有源器件区上的多段线的阵列延伸，以在相邻的隔离区域上形成伪器件结构。所得的伪器件结构是具有与有源器件区上的多段线的阵列相同的线宽度、线间距和节距的多段线的阵列。伪器件结构的多段线与有源器件区上的多段线在网格上。由于伪器件结构由与有源器件区上的多段线在网格上的多段线形成，所以伪器件结构可以比可能的情况更接近有源器件区。伪器件结构与有源器件区的所得接近度提高了抗凹陷性能，并且减小集成芯片上的空白空间。本发明的实施例涉及集成芯片及其设计和制造方法。

公开(公告)号：CN108932360A

公开(公告)日：2018-12-04

申请号：CN201810376754.5

申请日：2018-04-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张育荣 ,  徐金厂 ,  李宪信 ,  杨稳儒

IPC: G06F17/50 ,  H01L27/02

CPC classification number: G06F17/5072 ,  H01L21/28008 ,  H01L21/823431 ,  H01L21/823437 ,  H01L27/0207 ,  H01L27/0886 ,  H01L29/401 ,  H01L29/4916

Abstract: 一种集成电路包括第一组栅极结构和第二组栅极结构。第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第一组栅极结构中的相邻栅极的中心分离。第二组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第二组栅极结构中的相邻栅极的中心分离。第一组栅极结构和第二组栅极结构在第二方向上延伸。第一组栅极结构中的栅极在第二方向上与第二组栅极结构中的相应栅极对准。第一组栅极结构中的栅极在第二方向上通过第一距离与第二组栅极结构中的相应栅极分离。本发明还提供了集成电路的制造方法。

公开(公告)号：CN111950224A

公开(公告)日：2020-11-17

申请号：CN202010150137.0

申请日：2020-03-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张育荣 ,  蔡旻原 ,  杨稳儒

IPC: G06F30/392

Abstract: 提供边界单元。确定电路的第一功能单元的边界。沿着所确定的边界的第一部分布置第一多个第一类型伪单元。第一部分在第一方向上延伸。每个第一类型伪单元包括第一预定义尺寸。沿着所确定的边界的第二部分布置第二多个第二类型伪单元。第二部分在第二方向上延伸。每个第二类型伪单元包括第二预定义尺寸。第二预定义尺寸与第一预定义尺寸不同。本发明的实施例还涉及形成边界单元的方法、集成电路以及集成电路装置。

公开(公告)号：CN217468388U

公开(公告)日：2022-09-20

申请号：CN202221408709.1

申请日：2022-06-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张育荣 ,  蔡念豫 ,  蔡旻原 ,  杨稳儒

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L21/768 ,  H01L21/762

Abstract: 一种集成电路装置包括一层间介电质(ILD)、包埋于该层间介电质中的一第一塔结构以及包括该层间介电质的围绕该第一塔结构延伸的一部分的一第一环形区。该第一塔结构包括在多个金属层中的多个第一导电图案，以及在所述多个金属层之间的沿着该集成电路装置的一厚度方向的多个第一连通柱。所述多个第一导电图案及所述多个第一连通柱彼此耦接以形成该第一塔结构。所述多个第一导电图案由该第一环形区限制，而不延伸超出该第一环形区。该第一塔结构为一虚设塔结构。