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公开(公告)号：CN103247575B
公开(公告)日：2016-01-13
申请号：CN201210204386.9
申请日：2012-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336 , G03F1/26
CPC classification number: H01L21/845 , G03F1/00 , H01L21/823431
Abstract: 本发明涉及鳍式场效应晶体管(FinFET)器件的图案化工艺，其中，用于以非矩形图案对集成电路器件上的多个部件进行图案化的方法，包括：提供包括表面的衬底，该衬底具有第一层和第二层；在第一层和第二层上方的第三层中形成多个伸长凸起；以及在多个伸长凸起的上方形成第一图案化层。蚀刻多个伸长凸起，以形成伸长凸起的第一图案，第一图案包括至少一个内角。该方法还包括在第一图案的伸长凸起上方形成第二图案化层以及在第一图案的伸长凸起上方形成第三图案化层。使用第二和第三图案化层蚀刻多个伸长凸起，以形成伸长凸起的第二图案，第二图案包括至少一个内角。
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公开(公告)号：CN103247574A
公开(公告)日：2013-08-14
申请号：CN201210198957.2
申请日：2012-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336 , G03F1/26
CPC classification number: G03F1/38 , G03F7/70466 , H01L21/3086 , H01L21/3088 , H01L21/845 , H01L27/1211
Abstract: 本发明涉及鳍式场效应晶体管(FinFET)器件的切割掩模图案化工艺，其中，用于以非矩形图案对多个部件(诸如位于集成电路器件上)进行图案化的方法包括：提供包括具有多个伸长凸起的表面的衬底，伸长凸起在第一方向上延伸。在表面上方和多个伸长凸起上方形成第一层，并利用端部切割掩模对其进行图案化。端部切割掩模包括两个紧邻的图案，亚分辨率部件被定位和配置为使得第一层上的合成图案包括两个紧邻的图案以及位于它们之间的连接部分。该方法进一步包括使用第一层上的图案对伸长凸起进行端部切割。
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公开(公告)号：CN115527852A
公开(公告)日：2022-12-27
申请号：CN202210974326.9
申请日：2022-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3213 , H01L21/66
Abstract: 一种用于制造半导体元件的系统及其集成电路图案化的方法，在对集成电路进行图案化的方法中，当设置于测试基板上的具有已知厚度的测试层经历倾斜角度电浆蚀刻时，接收测试层厚度变化数据。确定由倾斜角度电浆蚀刻引起的每个基板位置的重叠偏移数据。基于接收到的厚度变化数据确定重叠偏移数据。重叠偏移数据与半导体基板上的第一层的第一电路图案与设置于基板上的第一层上的第二层的对应的第二电路图案之间的重叠相关联。在微影操作的期间，基于重叠偏移数据调整基板的位置，以在第二层上图案化抗蚀剂层。第二层基于遮罩的投影布局图案并使用倾斜角电浆蚀刻来图案化。
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公开(公告)号：CN103247575A
公开(公告)日：2013-08-14
申请号：CN201210204386.9
申请日：2012-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336 , G03F1/26
CPC classification number: H01L21/845 , G03F1/00 , H01L21/823431
Abstract: 本发明涉及鳍式场效应晶体管(FinFET)器件的图案化工艺，其中，用于以非矩形图案对集成电路器件上的多个部件进行图案化的方法，包括：提供包括表面的衬底，该衬底具有第一层和第二层；在第一层和第二层上方的第三层中形成多个伸长凸起；以及在多个伸长凸起的上方形成第一图案化层。蚀刻多个伸长凸起，以形成伸长凸起的第一图案，第一图案包括至少一个内角。该方法还包括在第一图案的伸长凸起上方形成第二图案化层以及在第一图案的伸长凸起上方形成第三图案化层。使用第二和第三图案化层蚀刻多个伸长凸起，以形成伸长凸起的第二图案，第二图案包括至少一个内角。
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Patent Agency Ranking
公开(公告)号：CN118231406A
公开(公告)日：2024-06-21
申请号：CN202410215879.5
申请日：2024-02-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/82 , H01L29/06 , H01L29/423
Abstract: 一种半导体器件，包括在第一栅极堆叠件的背侧上的背侧栅极蚀刻停止层(ESL)，其中多个第一纳米结构与背侧栅极ESL重叠。背侧栅极ESL可以包括高k介电材料。半导体器件还包括在第一源极/漏极区之间延伸的多个第一纳米结构和在多个第一纳米结构上方并在第二源极/漏极区之间伸展的多个第二纳米结构。第一栅极堆叠件设置在多个第一纳米结构周围，并且在第一栅极堆叠件上方的第二栅极堆叠件设置于多个第二纳米结构周围。背侧栅极接触件延伸穿过背侧栅极ESL以电耦合到第一栅极堆叠件。本申请的实施例还公开了一种形成半导体器件的方法。
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公开(公告)号：CN118173561A
公开(公告)日：2024-06-11
申请号：CN202410084681.8
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/48
Abstract: 方法包括：形成包括交替设置的伪层和半导体层的多层堆叠件；以及在多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件。多个伪栅极堆叠件中的两个彼此紧邻，并且在它们之间具有间隔。在多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域重叠。方法还包括：用多个替换栅极堆叠件替换多个伪栅极堆叠件；用第一介电隔离区域替换多个替换栅极堆叠件中的第一个；在间隔中形成深接触插塞；在深接触插塞上方形成前侧通孔；以及在深接触插塞下方形成背侧通孔，其中，前侧通孔通过深接触插塞电连接至背侧通孔。本申请的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN103247574B
公开(公告)日：2015-09-16
申请号：CN201210198957.2
申请日：2012-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336 , G03F1/26
CPC classification number: G03F1/38 , G03F7/70466 , H01L21/3086 , H01L21/3088 , H01L21/845 , H01L27/1211
Abstract: 本发明涉及鳍式场效应晶体管(FinFET)器件的切割掩模图案化工艺，其中，用于以非矩形图案对多个部件(诸如位于集成电路器件上)进行图案化的方法包括：提供包括具有多个伸长凸起的表面的衬底，伸长凸起在第一方向上延伸。在表面上方和多个伸长凸起上方形成第一层，并利用端部切割掩模对其进行图案化。端部切割掩模包括两个紧邻的图案，亚分辨率部件被定位和配置为使得第一层上的合成图案包括两个紧邻的图案以及位于它们之间的连接部分。该方法进一步包括使用第一层上的图案对伸长凸起进行端部切割。
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公开(公告)号：CN117276279A
公开(公告)日：2023-12-22
申请号：CN202311112733.X
申请日：2023-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/538
Abstract: 本发明的实施例提供了一种形成半导体器件的方法，包括：形成第一晶体管和堆叠在第一晶体管上的第二晶体管；形成与第一晶体管和第二晶体管相邻的第一开口；在第一开口中形成栅极隔离层；在栅极隔离层上形成导电层，导电层位于第一开口中；在导电层中形成切口区域；在切口区域中的导电层上形成介电层；形成与第二晶体管和导电层接触的前侧源极/漏极接触件；以及形成与第一晶体管和导电层接触的背侧源极/漏极接触件。本发明的实施例还提供了半导体器件。
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公开(公告)号：CN116825723A
公开(公告)日：2023-09-29
申请号：CN202310684230.3
申请日：2023-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 提供了半导体结构及其形成方法。在一个实施例中，一种示例性方法包括：在衬底上方形成与半导体鳍接合的伪栅极堆叠件，在衬底上方共形地沉积第一介电层，在第一介电层上方共形地沉积第二介电层，回蚀刻第一介电层和第二介电层，以形成沿着伪栅极堆叠件的侧壁表面延伸的栅极间隔件，栅极间隔件包括第一介电层和第二介电层，在半导体鳍中及半导体鳍上方并且邻近伪栅极堆叠件形成源极/漏极部件，并且用栅极结构替换伪栅极堆叠件，其中，第一介电层的介电常数小于氧化硅的介电常数，并且第二介电层比第一介电层更不容易被氧化。
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