公开(公告)号：CN112447540A

公开(公告)日：2021-03-05

申请号：CN202010382910.6

申请日：2020-05-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何韦德 ,  吴汉威 ,  唐沛陞 ,  李孟融 ,  林华泰 ,  童思频 ,  姜兰欣

IPC: H01L21/66

Abstract: 本揭露揭示一种用于使用高阶晶圆翘曲评估薄膜非均匀应力的方法，步骤包括：量测归因于薄膜沉积的越过一晶圆区域的一净晶圆翘曲，将一二维低阶多项式适配至这些晶圆翘曲量测值，及自越过该晶圆区域的该净晶圆翘曲减去该低阶多项式。

公开(公告)号：CN106992119A

公开(公告)日：2017-07-28

申请号：CN201611024497.6

申请日：2016-11-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈劲达 ,  吴汉威 ,  谢铭峯

IPC: H01L21/28 ,  H01L29/423

CPC classification number: H01L29/4236 ,  H01L21/28088 ,  H01L21/283 ,  H01L21/30604 ,  H01L21/3085 ,  H01L21/32139 ,  H01L21/823456 ,  H01L29/66545 ,  H01L29/401

Abstract: 一种半导体装置的制造方法包括形成延伸穿过位于一基底上的一介电层的第一、第二及第三沟槽。形成一材料层于第一、第二及第三沟槽内。形成一牺牲层，以完全填满剩下的第一及第二沟槽。回蚀位于第一沟槽及第二沟槽内的牺牲层，且回蚀位于第一沟槽及第二沟槽内的材料层。在回蚀材料层之后，第一沟槽内余留的材料层的上表面与余留的牺牲层的上表面为共平面，而第二沟槽内余留的材料层的上表面与余留的牺牲层的上表面为共平面。上述方法也包括去除位于第一沟槽及第二沟槽内余留的牺牲层。

公开(公告)号：CN104658971A

公开(公告)日：2015-05-27

申请号：CN201410048881.4

申请日：2014-02-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢铭峰 ,  谢弘璋 ,  吴汉威

IPC: H01L21/77 ,  H01L21/336

CPC classification number: H01L21/823431 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31055 ,  H01L21/823821 ,  H01L21/845 ,  H01L29/66545 ,  H01L29/66795 ,  H01L21/76 ,  H01L21/762 ,  H01L21/77

Abstract: 本发明公开一种制造鳍式场效应晶体管（FinFET）器件的方法。在衬底上形成多个芯轴部件。沿着芯轴部件的侧壁形成第一间隔件且沿着第一间隔件的侧壁形成第二间隔件。两个相邻的背对背的第二间隔件在衬底的第一区域中以间隙间隔开且在衬底的第二区域中合并在一起。在间隙中形成介电部件且在衬底的第三区域中形成介电台状件。在第一切割过程中去除第一间隔件的第一子集。通过使用第一间隔件和介电部件作为蚀刻掩模蚀刻衬底来形成鳍和沟槽。

公开(公告)号：CN115527852A

公开(公告)日：2022-12-27

申请号：CN202210974326.9

申请日：2022-08-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何韦德 ,  唐沛陞 ,  吴汉威 ,  龙元祥 ,  林华泰 ,  王辰戎

IPC: H01L21/3213 ,  H01L21/66

Abstract: 一种用于制造半导体元件的系统及其集成电路图案化的方法，在对集成电路进行图案化的方法中，当设置于测试基板上的具有已知厚度的测试层经历倾斜角度电浆蚀刻时，接收测试层厚度变化数据。确定由倾斜角度电浆蚀刻引起的每个基板位置的重叠偏移数据。基于接收到的厚度变化数据确定重叠偏移数据。重叠偏移数据与半导体基板上的第一层的第一电路图案与设置于基板上的第一层上的第二层的对应的第二电路图案之间的重叠相关联。在微影操作的期间，基于重叠偏移数据调整基板的位置，以在第二层上图案化抗蚀剂层。第二层基于遮罩的投影布局图案并使用倾斜角电浆蚀刻来图案化。

公开(公告)号：CN114267681A

公开(公告)日：2022-04-01

申请号：CN202110789402.4

申请日：2021-07-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 简士轩 ,  林孟汉 ,  吴汉威 ,  杨丰诚

IPC: H01L27/11587 ,  H01L27/1159 ,  H01L27/11597

Abstract: 一种形成存储结构的方法包括以下步骤。在半导体衬底之上形成互补金属氧化物半导体电路系统。形成位线阵列以电连接到互补金属氧化物半导体电路系统。在位线阵列之上形成存储阵列。存储阵列通过形成字线堆叠以及形成第一组堆叠存储单元及第二组堆叠存储单元。在位线阵列上形成字线堆叠，且所述字线堆叠具有第一侧表面及第二侧表面。沿着第一侧表面形成第一组堆叠存储单元。沿着第二侧表面形成第二组堆叠存储单元，其中所述第二组堆叠存储单元与所述第一组堆叠存储单元交错。在存储阵列之上形成电连接到互补金属氧化物半导体电路系统的源极线阵列。

公开(公告)号：CN114649206A

公开(公告)日：2022-06-21

申请号：CN202110387374.3

申请日：2021-04-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈劲达 ,  林华泰 ,  吴汉威 ,  黄建元

IPC: H01L21/311 ,  H01L21/3213

Abstract: 本公开涉及制造半导体器件的方法。在形成图案的方法中，在底层之上形成第一图案，该第一图案包括主图案和横向突起，该横向突起的厚度小于主图案的厚度的25％；在第一图案之上形成硬掩模层；执行平坦化操作，以在不暴露横向突起的情况下暴露第一图案；通过在横向突起被硬掩模层覆盖的同时去除第一图案，来形成硬掩模图案；并且使用硬掩模图案作为蚀刻掩模，来图案化底层。

公开(公告)号：CN106935488B

公开(公告)日：2019-07-26

申请号：CN201610819304.X

申请日：2016-09-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈劲达 ,  谢铭峯 ,  吴汉威 ,  林育贤 ,  刘柏均 ,  陈彦廷

IPC: H01L21/027 ,  H01L21/033 ,  H01L21/764

CPC classification number: H01L21/283 ,  H01L21/30604 ,  H01L21/3085 ,  H01L21/823456 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/78

Abstract: 一种半导体结构与其制造方法。制造方法包括：第一、第二及第三沟渠形成于一基板上的一层中。第三沟渠实质上宽于第一及第二沟渠。第一、第二及第三沟渠部分填入一第一导电材料。一第一抗反射材料覆盖于第一、第二及第三沟渠之上。第一抗反射材料有一第一表面形貌变化。执行一第一回蚀刻制程以部分移除第一抗反射材料。之后，一第二抗反射材料覆盖于第一抗反射材料之上。第二抗反射材料有一小于第一表面形貌变化的第二表面形貌变化。执行一第二回蚀刻制程以部分移除第一及第二沟渠中的第二抗反射材料。之后，部分移除第一及第二沟渠中的第一导电材料。

公开(公告)号：CN108987275A

公开(公告)日：2018-12-11

申请号：CN201710948014.X

申请日：2017-10-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈劲达 ,  陈彦廷 ,  吴汉威

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/10 ,  H01L29/423

Abstract: 提供半导体装置的结构及其制造方法，在第一鳍片上形成第一功函数层，且与相邻的第二鳍片相比，第一功函数层终止于更靠近第一鳍片。在第一功函数层上形成第二功函数层，且与相邻的第一鳍片相比，第二功函数层终止于更靠近第二鳍片。在第二功函数层和第二鳍片上形成第三功函数层。在第三功函数层上形成导电层。

公开(公告)号：CN104658971B

公开(公告)日：2017-10-20

申请号：CN201410048881.4

申请日：2014-02-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢铭峰 ,  谢弘璋 ,  吴汉威

IPC: H01L21/77 ,  H01L21/336

CPC classification number: H01L21/823431 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31055 ,  H01L21/823821 ,  H01L21/845 ,  H01L29/66545 ,  H01L29/66795

Abstract: 本发明公开一种制造鳍式场效应晶体管（FinFET）器件的方法。在衬底上形成多个芯轴部件。沿着芯轴部件的侧壁形成第一间隔件且沿着第一间隔件的侧壁形成第二间隔件。两个相邻的背对背的第二间隔件在衬底的第一区域中以间隙间隔开且在衬底的第二区域中合并在一起。在间隙中形成介电部件且在衬底的第三区域中形成介电台状件。在第一切割过程中去除第一间隔件的第一子集。通过使用第一间隔件和介电部件作为蚀刻掩模蚀刻衬底来形成鳍和沟槽。

公开(公告)号：CN106935488A

公开(公告)日：2017-07-07

申请号：CN201610819304.X

申请日：2016-09-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈劲达 ,  谢铭峯 ,  吴汉威 ,  林育贤 ,  刘柏均 ,  陈彦廷

IPC: H01L21/027 ,  H01L21/033 ,  H01L21/764

CPC classification number: H01L21/283 ,  H01L21/30604 ,  H01L21/3085 ,  H01L21/823456 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/78 ,  H01L21/027 ,  H01L21/033 ,  H01L21/764

Abstract: 一种半导体结构与其制造方法。制造方法包括：第一、第二及第三沟渠形成于一基板上的一层中。第三沟渠实质上宽于第一及第二沟渠。第一、第二及第三沟渠部分填入一第一导电材料。一第一抗反射材料覆盖于第一、第二及第三沟渠之上。第一抗反射材料有一第一表面形貌变化。执行一第一回蚀刻制程以部分移除第一抗反射材料。之后，一第二抗反射材料覆盖于第一抗反射材料之上。第二抗反射材料有一小于第一表面形貌变化的第二表面形貌变化。执行一第二回蚀刻制程以部分移除第一及第二沟渠中的第二抗反射材料。之后，部分移除第一及第二沟渠中的第一导电材料。