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公开(公告)号：CN119654984A
公开(公告)日：2025-03-18
申请号：CN202380056877.X
申请日：2023-06-19
Applicant: 国际商业机器公司
Abstract: 一种微电子结构，包括：第一堆叠器件结构，包括第一上部器件和第一下部器件；第二堆叠器件结构，包括第二上部器件和第二下部器件；以及隔离柱结构(236)，位于第一和第二堆叠器件结构之间。该隔离柱结构具有接触第一和第二上部器件的上部区段以及接触第一和第二下部器件的下部区段。隔离柱结构的上部区段具有第一宽度，并且隔离柱结构的下部区段具有不同于第一宽度的第二宽度。
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公开(公告)号：CN119318217A
公开(公告)日：2025-01-14
申请号：CN202380042137.0
申请日：2023-04-27
Applicant: 国际商业机器公司
IPC: H10D30/43 , H10D62/10 , H01L21/768 , H01L21/283 , B82Y10/00 , H01L23/528 , H10D64/23 , H10D64/27 , H10D30/01
Abstract: 第一源极漏极区(254)和第二源极漏极区(254)，连接到第一源极漏极区的上部源极漏极接触部(266)，连接到第二源极漏极区的底部源极漏极接触部(282)，电介质间隔件(280)围绕底部源极漏极接触部的相对的垂直侧表面并且与底部隔离区的垂直侧表面和下水平表面重叠。底部源极漏极接触部(282)的宽度宽于第二源极漏极(254)的宽度。在第一和第二纳米片堆叠(212,264,234)之间和下方的开口中形成非掺杂的硅缓冲外延(250)，形成接触部至与其相邻的第一源极漏极，去除第一和第二纳米片堆叠之间的第二源极漏极下方的非掺杂的硅缓冲外延，形成底部接触部，底部接触部的宽度宽于第二源极漏极的宽度。
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公开(公告)号：CN118435354A
公开(公告)日：2024-08-02
申请号：CN202280084926.6
申请日：2022-10-25
Applicant: 国际商业机器公司
IPC: H01L29/40
Abstract: 一种半导体结构包括场效应晶体管(FET)，该场效应晶体管包括第一源极‑漏极区、第二源极‑漏极区、在第一源极‑漏极区和第二源极‑漏极区之间的栅极、以及在栅极下方并且在第一源极‑漏极区和第二源极‑漏极区之间的沟道区。还包括在场效应晶体管的正面上的正面布线网络，其具有多个正面布线；正面导电路径，其将所述正面布线中的一个与所述第一源极‑漏极区电互连；背面电源轨，在所述FET的背面上；以及背面接触部，将所述背面电源轨与所述第二源极‑漏极区电互连。电介质衬垫和背面电介质填充物在栅极的背面上与背面接触部相邻，并且它们在交叉栅极方向上电限制背面接触部。
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公开(公告)号：CN117981071A
公开(公告)日：2024-05-03
申请号：CN202280063430.0
申请日：2022-06-27
Applicant: 国际商业机器公司
IPC: H01L21/8238 , H01L29/417
Abstract: 公开了包括具有掩埋电源轨的半导体器件的半导体结构。在一个示例中，半导体结构包括多个半导体器件。每个半导体器件通过电介质层与相邻的半导体器件隔离。该半导体结构还包括跨该多个半导体器件延伸的第一扩散断裂部、跨该多个半导体器件延伸的第二扩散断裂部、以及跨该多个半导体器件延伸的多个栅极。栅极设置在第一扩散断裂部和第二扩散断裂部之间。每个半导体器件包括在该多个栅极下方在该第一扩散断裂部与该第二扩散断裂部之间延伸的电源轨。
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公开(公告)号：CN117795659A
公开(公告)日：2024-03-29
申请号：CN202280054625.9
申请日：2022-09-27
Applicant: 国际商业机器公司
IPC: H01L21/768 , H01L23/528 , H01L29/786
Abstract: 集成芯片和形成集成芯片的方法，包括在衬底之上形成层堆叠，该层堆叠包括在第一牺牲层之上的器件堆叠。用第一蚀刻停止层替换第一牺牲层。移除衬底，暴露层堆叠的衬底侧。蚀刻层堆叠的衬底侧以形成沟槽，沟槽停止在第一蚀刻停止层上。在沟槽中形成导电线。
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Patent Agency Ranking
公开(公告)号：CN110892523B
公开(公告)日：2024-01-05
申请号：CN201880047408.0
申请日：2018-07-16
IPC: H01L21/8238
Abstract: 提供了通过在形成触点之前形成栅极侧壁间隔物和栅极来形成自对准触点的技术。在一个方面，一种形成自对准触点的方法包括以下步骤：在衬底上形成多个栅极侧壁间隔物；将栅极侧壁间隔物埋入电介质中；通过从栅极侧壁间隔物之间的将要形成栅极的区域选择性地去除电介质来形成栅极沟槽；在栅极沟槽中形成栅极；通过选择性地从栅极侧壁间隔物之间的将要形成自对准触点的区域去除电介质来形成触点沟槽；在触点沟槽中形成自对准触点。还提供了具有自对准触点的器件结构。
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公开(公告)号：CN117203768A
公开(公告)日：2023-12-08
申请号：CN202280017918.X
申请日：2022-02-22
Applicant: 国际商业机器公司
IPC: H01L27/092
Abstract: 一种半导体结构及其制造方法，包括位于半导体衬底上的沟道纳米片之间的内间隔物，位于半导体结构的第一侧上的内间隔物的第一部分和位于与第一侧相对的第二侧上的内间隔物的第二部分，第一侧上的内间隔物的第一部分包括从内间隔物的第一部分的中间顶表面向外延伸的突出区域，以及与内间隔物直接接触的金属栅极堆叠，内间隔物的第一部分包括夹断金属栅极堆叠以增加第一侧上的阈值电压的突出区域。
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公开(公告)号：CN116438661A
公开(公告)日：2023-07-14
申请号：CN202180076382.4
申请日：2021-11-08
Applicant: 国际商业机器公司
IPC: H01L29/161
Abstract: 提供了一种鳍式单片半导体结构、其制造方法和半导体器件。该鳍式单片半导体结构包括衬底层(21)，相对于衬底层垂直延伸的鳍片结构，该鳍片结构包括垂直堆叠的层，其包括具有第一应变类型的底部半导体鳍区(34)，具有第二应变类型的顶部层半导体鳍区(26”)，以及在顶部半导体鳍片区(26”)和底部半导体鳍片区之间且将其电隔离的介电层(36A)，其中第一应变类型与第二应变类型不同。制造结构的方法包括在电介质层(22)内形成至少一个沟槽(24)并向下延伸至衬底层(21)，在至少一个沟槽(24)内并与衬底层(21)相邻地外延形成底部半导体基础区，其中外延形成底部半导体基础区进一步包括通过纵横比俘获在底部半导体基区内的缺陷，在底部半导体基底区上的至少一个沟槽(24)内外延形成第一半导体鳍片区(34)，该第一半导体鳍片区(34)具有第一应变类型，以及在第一半导体鳍片区域(34)上方的至少一个沟槽(24)内外延形成第二半导体鳍片区域(26”)，该第二半导体鳍片区域(26')具有第二应变类型，其中该第一应变类型与该第二应变类型不同。包括鳍式单片半导体结构的半导体器件在相同鳍的电隔离部分具有不同的应变特性。
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公开(公告)号：CN115803871A
公开(公告)日：2023-03-14
申请号：CN202180048193.6
申请日：2021-06-29
Applicant: 国际商业机器公司
IPC: H01L21/84
Abstract: 本发明的实施例可以包括半导体结构和制造方法。所述半导体结构可包含顶部沟道及底部沟道，其中所述顶部沟道包含多个垂直取向的沟道。底部沟道包括多个水平取向的沟道。所述半导体结构可以包括围绕所述顶部沟道和所述底部沟道的栅极。所述半导体结构可以包括位于所述栅极的每一侧上的间隔物。第一间隔物包括位于多个垂直取向的沟道之间的电介质材料。第二间隔物包括位于多个水平取向的沟道之间的电介质材料。这可以实现在垂直间隔物之间形成间隔物。
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