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公开(公告)号：CN113992871B
公开(公告)日：2023-11-24
申请号：CN202111277400.3
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，包括依次连接的SH电路、多级串联的编码器电路和flash ADC电路，SH电路用于电荷分享或者电容翻转结构实现，每级编码器电路输出4位数字码，含两位校正码；根据电容的电荷守恒原理，采用电荷分享采样技术，实现了双位移位校正功能，每级4bit输出，两位校正算法，级间闭环增益只有4倍，采用非交叠时钟控制，前级采样，后级放大输出，流水线工作，降低了级间闭环增益，降低了后级量化范围，提升了校正区间，对于ADC的整体性能提升具有显著效果。采用多级串联的编码器电路，可有效降低系统功耗、提升量化输入摆幅并极大提升SFDR等关键动态参数，具有很高的实用性。
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公开(公告)号：CN116909974A
公开(公告)日：2023-10-20
申请号：CN202310955532.X
申请日：2023-07-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种避免SoC总线握手机制失效的防护方法及防护系统，当写数据结束信号WLAST、写数据应答信号WREADY与写数据有效信号WVALID均有效时，从机回应写回应有效信号BVALID有效；当读地址有效信号ARVALID与读地址应答信号ARREADY均有效时，用寄存器锁存表示读数据长度的读长度信号ARLEN信号，同时拉高读数据有效信号RVALID；每完成一次读数据应答信号RREADY握手，则锁存后的读长度信号ARLEN经过自减计数器CNT减1，结果通过比较器模块CMP判断自减为0时产生读数据结束信号RLAST信号。本发明相较超时检测机制具有响应速度快、资源开销极低且自动感知的效果。本发明具有独立的总线接口，总线与从机之间不增加任何时序路径的侵扰，对时序收敛友好。
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公开(公告)号：CN116822426A
公开(公告)日：2023-09-29
申请号：CN202310547557.6
申请日：2023-05-15
Applicant: 西安微电子技术研究所
IPC: G06F30/3312 , G06F115/08
Abstract: 本发明公开了一种数模混合IP的时序生成方法、系统、装置及介质，包括：获取数模混合IP的时序弧需求；基于数模混合IP的时序弧需求，提取数模混合IP中数字模块的时序弧的时序信息库文件；基于数模混合IP的时序弧需求，生成数模混合IP中与模拟模块相关的伪时序弧的时序信息库文件；基于时序弧的时序信息库文件和伪时序弧的时序信息库文件，生成数模混合IP的时序信息库文件。本发明的整个过程不需要调用电路仿真器进行仿真，不需要人工推算与整理，只需用户输入时序弧需求，即可快速、高效的生成数模混合IP的时序信息库文件，解决了相关技术中数模混合IP的时序生成时繁琐易错、需求大量计算和存储资源及生成耗时等问题。
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公开(公告)号：CN116737237A
公开(公告)日：2023-09-12
申请号：CN202310445515.1
申请日：2023-04-23
Applicant: 西安微电子技术研究所
IPC: G06F9/30 , G06F15/78 , G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种基于指令控制的神经网络加速器数据重用架构，通过指令解析、译码及多级发射，控制实现输入分块数据按照通道优先的顺序进行处理，可对相邻数据分块输出的部分和数据进行片内复用，采用指令传递的方式，提供算子配置信息，输入缓存区可据此生成当前片上数据块的访存地址，并根据指令控制信息完成算子部分和数据覆盖缓存、累加缓存、结果输出的判断处理，数据分块的结果信息在片上缓存，实现相邻数据块部分和数据在通道累加中的多次复用，并在计算得出输出特征图分块数据后完成输出。
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公开(公告)号：CN116599533A
公开(公告)日：2023-08-15
申请号：CN202310685603.9
申请日：2023-06-09
Applicant: 西安微电子技术研究所
IPC: H03M1/12
Abstract: 本发明公开了一种基于DICE和Miller‑C结构的抗辐射采样器电路结构，属于集成电路设计领域，本电路结构包括DICE模块和Miller‑C模块，DICE模块能够通过相邻节点之间的冗余数据恢复被单粒子轰击的存储节点的存储数据，从而提升整个电路结构在求值和保持阶段的抗辐射和抗干扰能力；通过与DICE模块相配合的Miller‑C模块，将采集到的数据样本，即存储节点中的存储数据进行冗余合并以及缓冲并输出，从而避免单粒子瞬态脉冲直接输出，两个模块协同配合下，大大提高了采样器的抗单粒子辐射能力；本采样器电路结构的原理和结构简单，便于制作和实施，具有良好的推广应用价值。
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Patent Agency Ranking
公开(公告)号：CN116544903A
公开(公告)日：2023-08-04
申请号：CN202310485234.9
申请日：2023-04-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开一种辐照评估试验用电源控制装置、系统及方法，包括电源切换控制电路板，电源切换控制电路板包括输入接口模块、控制处理模块和电压输出模块，程控直流电源和上位机PC分别与电源切换控制电路板连接，上位机PC同时与程控直流电源和远程控制机PC连接，通过远程控制机PC控制上位机PC进而控制电源切换控制电路板上的控制处理模块，控制处理模块通过控制电压输出模块实现单路或多路不同电压的串行或并行输出，无须在试验进行过程中手动控制直流电源，可实现程序自动控制电压的切换，提高了辐照试验的效率。
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公开(公告)号：CN116306461A
公开(公告)日：2023-06-23
申请号：CN202310245870.4
申请日：2023-03-14
Applicant: 西安微电子技术研究所
IPC: G06F30/392 , G06F30/394
Abstract: 本发明公开了一种基于集成电路的多目标终点最短延迟网络布局方法及系统，首先，多目标终点识别与自动分组。其次，当所有叶节点完成分组后，需要进行缓冲器网络构建，要点在于如何保证所有分支节点连接至起点的同时，形成公共网络，减少缓冲器的数量。解决方案为先构建分组中最远的分支节点的缓冲器网络。最后，通过对目标终点的分组与缓冲器网络的构建，通过形成公共缓冲器网络，在连接所有终点基础上减少缓冲器的数量；对有阻挡或特殊延迟需求的目标节点完成单独优化，提升灵活性。本发明可广泛应用于多种设计的布局布线环节缓冲器网络搭建，典型的应用包括某芯片中模块相关最短延迟路径实现、某高性能处理器项目中存储器访问通路时序优化。
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公开(公告)号：CN112992863B
公开(公告)日：2023-06-20
申请号：CN202110222735.9
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: H01L23/538 , H01L31/02 , H01L25/065 , H01L27/144
Abstract: 本发明提供了一种覆盖可见光波段和红外波段的光电探测器，包括光电探测器本体，所述光电探测器本体包括靠近光线由顶至底设置的第一晶圆、第二晶圆和第三晶圆；所述第一晶圆、第二晶圆和第三晶圆依次叠加设置；所述第一晶圆上装配有若干个可见光像元和读出电路；所述第二晶圆上装配有若干个红外读出电路；所述第三晶圆上装配有若干个红外像元阵列；第一晶圆与第二晶圆硅片键合设置，所述第三晶圆通过第一晶圆与第二晶圆硅片键合后互联设置，实现可见光波段图像和红外波段图像的探测，该光电探测器结构简单，操作方便，便于在复杂的光照条件下进行成像，满足星体追踪，目标识别，深空探测等多领域的应用需求。
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公开(公告)号：CN113992472B
公开(公告)日：2023-06-02
申请号：CN202111275674.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: H04L12/40
Abstract: 本发明公开了一种FlexRay总线IP核的工作方法及系统，本发明通过设置时钟复位模块、寄存器配置模块、宏节拍模块、偏差测量模块、纠正值计算模块、协议控制模块、接收控制模块、发送控制模块和存储控制模块，实现了FlexRay总线的寄存器配置，实现了宏节拍控制和周期控制，实现了对传输偏差值的测量，实现了对纠偏值的计算；实现了总线的协议控制，并实现了数据的发送和接收，并且本发明能够应用到FPGA中，也可以应用到专用ASIC电路中。
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