公开(公告)号：CN115496030B

公开(公告)日：2023-01-24

申请号：CN202211422995.1

申请日：2022-11-15

Applicant: 北京大学

Inventor： 林亦波 ,  高笑涵 ,  张昊懿 ,  王润声 ,  黄如

IPC: G06F30/394 ,  G06F30/36

Abstract: 本发明公布了一种可处理电学和几何约束的模拟电路布线自动化方法及系统，对于模拟电路电学约束，使用斯坦纳树建模关键线网的布线拓扑，计算线网线段的布线线宽；对于模拟电路几何约束，使用优化的A星算法作为寻路算法寻找布线路径；系统包括：构建树状布线拓扑模块、线宽计算模块和寻路布线模块；根据模拟电路版图的电学约束、几何约束和模拟电路版图设计要求，使用寻路算法获取可行的模拟电路版图布线结果，由此实现可处理电学和几何约束的模拟电路自动化布线。本发明可实现高效的模拟电路自动布线，且自动布线完成的版图具有与人工布线结果接近的电路性能。

公开(公告)号：CN115496030A

公开(公告)日：2022-12-20

申请号：CN202211422995.1

申请日：2022-11-15

Applicant: 北京大学

Inventor： 林亦波 ,  高笑涵 ,  张昊懿 ,  王润声 ,  黄如

IPC: G06F30/394 ,  G06F30/36

Abstract: 本发明公布了一种可处理电学和几何约束的模拟电路布线自动化方法及系统，对于模拟电路电学约束，使用斯坦纳树建模关键线网的布线拓扑，计算线网线段的布线线宽；对于模拟电路几何约束，使用优化的A星算法作为寻路算法寻找布线路径；系统包括：构建树状布线拓扑模块、线宽计算模块和寻路布线模块；根据模拟电路版图的电学约束、几何约束和模拟电路版图设计要求，使用寻路算法获取可行的模拟电路版图布线结果，由此实现可处理电学和几何约束的模拟电路自动化布线。本发明可实现高效的模拟电路自动布线，且自动布线完成的版图具有与人工布线结果接近的电路性能。

公开(公告)号：CN114093394A

公开(公告)日：2022-02-25

申请号：CN202111273336.1

申请日：2021-10-29

Applicant: 北京大学

Inventor： 王润声 ,  宋嘉豪 ,  王源 ,  唐希源 ,  黄如

IPC: G11C5/02 ,  G11C5/14 ,  G11C7/18 ,  G11C8/14

Abstract: 本发明公开了一种可转置存内计算电路及其实现方法。本发明可转置存内计算电路包括可转置存内计算阵列和外围电路，可转置存内计算阵列包括16个局域阵列，每一个局域阵列包括128个存储与计算列，128个存储与计算列通过行计算线连接到一起，位于同一列的存储与计算列通过总位线和总位线反连接到一起，每个存储与计算列包括8个六管存储单元和1个电荷计算单元，通过局域位线和局域位线反并联，外围电路包括字线驱动、读写外围电路、前传输入驱动电路、16个行模数转换器、16个8选1多路复用器、16个列模数转换器和总时序控制电路；本发明的转置功能能够让边缘端的智能芯片更低功耗的实现边缘端的重训练；同时，电荷域计算提高了计算的稳定性与精度。

公开(公告)号：CN111898335A

公开(公告)日：2020-11-06

申请号：CN202010578076.8

申请日：2020-06-23

Applicant: 北京大学

Inventor： 王润声 ,  张作栋 ,  张喆 ,  黄如

IPC: G06F30/398 ,  G06F30/33 ,  G06F30/367 ,  G06F119/02

Abstract: 本发明公布了一种电路可靠性分析方法，涉及集成电路可靠性设计技术，首先综合电路，进行路径分析和计算工作负载，获得关键路径上每个逻辑门的输入条件和负载条件以及退化程度；再进行晶体管级蒙特卡洛仿真，利用晶体管级的仿真退化信息，而无需建立电路退化感知标准单元库，从而使得仿真结果更准确，加速电路中节点的应用，且支持统计静态时序分析。

公开(公告)号：CN107451330A

公开(公告)日：2017-12-08

申请号：CN201710505382.7

申请日：2017-06-28

Applicant: 北京大学

Inventor： 王润声 ,  郭少锋 ,  黄如 ,  王阳元

IPC: G06F17/50

Abstract: 本发明公开了一种在电路中RTN的加速瞬态仿真方法，属于微电子器件与电路可靠性领域。该方法可以解决传统RTN仿真方法无法实现全时间范围内RTN仿真的限制性问题，通过对RTN进行分类，在不同的时间范围内对相应类别的RTN进行蒙特卡洛计算，同时通过引入amplitude card考虑了不同时间范围内RTN对电路影响的叠加效应。本发明与传统RTN仿真方法的计算过程相比较，并没有对RTN进行重复计算，没有增加对RTN的蒙特卡洛计算次数，实现全时域范围RTN的仿真。

公开(公告)号：CN104122491B

公开(公告)日：2017-01-04

申请号：CN201410356635.5

申请日：2014-07-24

Applicant: 北京大学

Inventor： 黄如 ,  任鹏鹏 ,  王润声 ,  蒋晓波 ,  郝鹏 ,  罗牧龙

IPC: G01R31/26

Abstract: 一种预测半导体器件寿命终点时NBTI动态涨落的方法，包括：通过对半导体器件进行测试，获取半导体器件在寿命终点时的失效几率；通过对多个半导体器件进行测试，获取某工作电压VG对应的特征失效几率；求出不同VG下在寿命终点时阈值电压的退化量ΔVth的均值在不同器件之间的方差，以及ΔVth的方差在不同器件之间的方差，以及不同VG对应的特征失效几率；对应大于等于0且小于1的特征失效几率的工作电压VG即满足半导体器件10年寿命的工作电压VDD；这样，在半导体器件寿命终点时的NBTI动态涨落就可以表征出来。本发明提供了纳米尺度半导体器件寿命终点时的NBTI动态涨落有效的预测方法。

公开(公告)号：CN105787473A

公开(公告)日：2016-07-20

申请号：CN201610183059.8

申请日：2016-03-28

Applicant: 北京大学

Inventor： 王润声 ,  蒋晓波 ,  黄如

IPC: G06K9/00 ,  G06K9/62

CPC classification number: G06K9/00496 ,  G06K9/6218 ,  G06K9/6256 ,  G06K9/6297

Abstract: 本发明公布了一种提取带陷阱耦合效应的随机电报噪声信号的方法，基于隐马尔可夫模型，从实测的带有噪声的漏电流信号中，提取得到干净且带有耦合信息的随机电报噪声；包括：根据得到的漏电流信号，设定器件中的陷阱个数Ntrap的范围；针对每一个Ntrap值，进行一次完整的建模提取，得到对应的随机电报噪声信号RTN(t)；分别对每个Ntrap值计算得到对应的贝叶斯信息标准BIC；将贝叶斯信息标准BIC最小值所对应的Ntrap下的提取结果RTN(t)作为真实的随机电报噪声信号，完成依赖于隐马尔可夫模型的随机电报噪声信号的提取。本发明提取的RTN能够真实反映陷阱之间的相互影响，同时不会受态缺失的影响。

公开(公告)号：CN102832133B

公开(公告)日：2014-12-03

申请号：CN201210313475.7

申请日：2012-08-29

Applicant: 北京大学

Inventor： 黄如 ,  樊捷闻 ,  许晓燕 ,  李佳 ,  王润声

IPC: H01L21/336

CPC classification number: H01L29/66795 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/0277 ,  H01L21/26513 ,  H01L21/28035 ,  H01L21/30604 ,  H01L21/31116 ,  H01L21/3212 ,  H01L21/32133 ,  H01L21/324 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/0649

Abstract: 本发明公开了一种在体硅上制备独立双栅FinFET的方法，主要的工艺流程包括：形成源漏和连接源漏的细条状的图形结构；形成氧化隔离层；形成栅结构和源漏结构；形成金属接触和金属互联。通过采用此方法可以在体硅片上很容易的形成独立双栅FinFET，而且整个工艺流程完全与常规硅基超大规模集成电路制造技术兼容，具有简单、方便、周期短的特点，大大节省了硅片的成本。且采用本发明制备形成的独立双栅FinFET场效应晶体管，能够很好的抑制短沟道效应，并通过独立双栅器件特有的多阈值特点进一步降低器件的功耗。

公开(公告)号：CN102353882B

公开(公告)日：2014-02-19

申请号：CN201110153759.X

申请日：2011-06-09

Applicant: 北京大学

Inventor： 黄如 ,  邹积彬 ,  刘长泽 ,  王润声 ,  樊捷闻 ,  王阳元

IPC: G01R31/26

CPC classification number: G01R31/2642 ,  G01R31/2621 ,  H01L22/14 ,  H01L22/34

Abstract: 本发明公布了一种半导体器件的栅介质层陷阱密度和位置的测试方法。所述测试方法利用泄漏通路产生的栅泄漏电流来测试小面积(有效沟道面积小于0.5平方微米)半导体器件栅介质层中陷阱密度和二维的陷阱位置。本发明尤其适用于超小面积器件(有效沟道面积小于0.05平方微米)的测试。本方法可以得出栅介质在不同材料、不同工艺情况下的陷阱分布情况；本方法要求设备简单，测试结构简单，测试成本低廉；且测试快速，在短时间内即可得到器件栅介质陷阱分布，适于大批量自动测试非常适用于超小半导体器件制造过程中的工艺监控和成品质量检测。

公开(公告)号：CN102315170B

公开(公告)日：2013-07-31

申请号：CN201110138735.7

申请日：2011-05-26

Applicant: 北京大学

Inventor： 黄如 ,  樊捷闻 ,  艾玉杰 ,  孙帅 ,  王润声 ,  邹积彬 ,  黄欣

IPC: H01L21/8234 ,  H01L21/762 ,  H01L21/311 ,  B82B3/00

CPC classification number: H01L29/66772 ,  H01L29/42392 ,  H01L29/78696

Abstract: 本发明提出一种基于湿法腐蚀制备硅纳米线场效应晶体管的方法，包括：定义有源区；淀积氧化硅薄膜作为硬掩膜；并形成源漏和连接源漏的细条状的图形结构；通过刻蚀硅工艺，将硬掩膜上的图形结构转移到硅材料上；抑制底管离子注入；通过湿法腐蚀硅材料，悬空连接源漏的硅细线条；将硅细线条缩小到纳米尺寸形成硅纳米线；淀积多晶硅薄膜；通过电子束光刻形成多晶硅栅线条，跨过硅纳米线，并形成全包围纳米线的结构；通过在衬底上淀积氧化硅薄膜和接下来的刻蚀氧化硅工艺，在多晶硅栅线条两侧形成氧化硅侧墙；通过离子注入和高温退火，形成源漏结构，最终制备出纳米线场效应晶体管，该方法与常规集成电路制造技术兼容，制备工艺简单、方便、周期短。