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公开(公告)号：CN119476155A
公开(公告)日：2025-02-18
申请号：CN202411597634.X
申请日：2024-11-11
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/3312
Abstract: 本申请涉及一种集成电路延迟确定方法、装置、设备、介质和产品，其中方法包括：获取目标集成电路的时钟线网的有向无环图、预设的时序路径集合以及时序例外集合，其中，时序例外集合中包括各种时序例外对应的子图规则；根据子图规则中的关键节点，确定各时序例外路径对应的影响区域，并根据预设的微指令编译方法，确定影响区域内各个影响节点的微指令；根据微指令对各影响节点进行分类讨论，并根据分类讨论的结果确定各影响节点对应的一个或多个标签，以根据标签得到时序例外标签图，标签中存储有各影响节点的延迟，以实现目标集成电路的延迟最小值和延迟最大值的确定。本申请采用上述方法可以提升集成电路延迟确定方法的效率以及可靠性。
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公开(公告)号：CN114282467A
公开(公告)日：2022-04-05
申请号：CN202111541466.9
申请日：2021-12-16
Applicant: 北京大学
IPC: G06F30/3312 , G06F30/367 , G06F119/04
Abstract: 本发明公布了一种老化和涨落感知的动态时序分析方法，属于集成电路设计自动化领域。改方法基于事件传播的动态时序分析，利用事件传播算法来计算电路在指定的输入下，每周期的延迟。本发明修改了传统的事件传播算法，使其能够支持门级老化模型和门级涨落模型，使得最终的动态延迟是老化后的延迟分布而不是一个确定性的值。本发明可以分析数字电路在实际负载退化后的动态延迟以及动态延迟的涨落，并因此可以计算出老化后电路时序错误概率，可以帮助设计者准确地估计老化和随机工艺涨落对时序信息的影响，避免因为过设计导致的性能损失。
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公开(公告)号：CN117371371A
公开(公告)日：2024-01-09
申请号：CN202311273502.7
申请日：2023-09-28
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/3308 , G06F30/327
Abstract: 本申请涉及一种电路门级逻辑仿真方法、装置、计算机设备和存储介质。所述方法包括：对仿真电路的逻辑单元库进行预处理，获得逻辑扩展状态表；根据预设处理算法对仿真电路进行并行分析，获得目标并行计算方案；基于目标并行计算方案和逻辑扩展状态表进行仿真，获得目标逻辑仿真结果。采用本方法能够实现了灵活、通用的并行门级逻辑仿真、节省仿真计算的成本以及加快并行计算的执行效率。
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公开(公告)号：CN111898335B
公开(公告)日：2022-07-26
申请号：CN202010578076.8
申请日：2020-06-23
Applicant: 北京大学
IPC: G06F30/398 , G06F30/33 , G06F30/367 , G06F119/02
Abstract: 本发明公布了一种电路可靠性分析方法，涉及集成电路可靠性设计技术，首先综合电路，进行路径分析和计算工作负载，获得关键路径上每个逻辑门的输入条件和负载条件以及退化程度；再进行晶体管级蒙特卡洛仿真，利用晶体管级的仿真退化信息，而无需建立电路退化感知标准单元库，从而使得仿真结果更准确，加速电路中节点的应用，且支持统计静态时序分析。
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公开(公告)号：CN113836844A
公开(公告)日：2021-12-24
申请号：CN202110993095.1
申请日：2021-08-27
Applicant: 北京大学
IPC: G06F30/327 , G06F30/33
Abstract: 本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
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Patent Agency Ranking
公开(公告)号：CN118690691A
公开(公告)日：2024-09-24
申请号：CN202410726251.1
申请日：2024-06-06
Applicant: 北京大学
IPC: G06F30/30 , G06F30/27 , G06N5/04 , G06F17/16 , G06F7/57 , G06F119/02 , G06F117/02
Abstract: 本发明提供了一种基于统计特征的大语言模型推理近似容错方法，属于电子设计自动化与计算系统的可靠性设计技术领域。本发明利用大语言模型错误统计特征，划定模型不同计算单元的错误危险区域，将大语言模型部署在基于统计ABFT电路的脉动阵列加速器上，在模型推理中，利用统计ABFT电路收集错误的统计信息，并计算判定错误的严重程度以决定是否触发纠错重算，从而减少模型重算开销；本发明统计ABFT电路能实现低成本的错误统计特征收集和错误的严重程度的判定，实现可靠、高效的模型推理，具有广阔的应用前景。
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公开(公告)号：CN116882346A
公开(公告)日：2023-10-13
申请号：CN202310843291.X
申请日：2023-07-11
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/367 , G06F119/04 , G06F119/14
Abstract: 本发明公开了一种基于解析模型的晶体管老化应力计算方法，是一种解析式自动生成方法，适用于老化机制为偏压温度不稳定性(bias temperature instability，BTI)和热载流子退化(hot carrier degradation，HCD)的晶体管，本发明的解析模型根据门级仿真得到的统计性动态信息如占空比(duty factor，DF)和翻转率(toggle rate，TR)计算内部晶体管的应力，所使用的解析式通过晶体管级的逻辑仿真自动化生成，且支持不同种老化机制的应力分析。
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公开(公告)号：CN119047411A
公开(公告)日：2024-11-29
申请号：CN202410898450.0
申请日：2024-07-05
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/394 , G06F30/398
Abstract: 本发明提供了一种3‑bend模式布线方法，包括以下步骤：对求解区域进行预处理，获得线网对应的连续区间内的最小值；构建数据结构并求出其最小值；最后在数据结构上查询每个线网对应区间的最小值，并可进行并行查询。本发明提供的一种3‑bend模式布线方法，虽然增加总计算量，大大降低负载不均的影响，更加适合GPU等具有大量并行计算单元的计算设备，大大提高计算的效率，降低了计算所需要的时间。
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公开(公告)号：CN113836844B
公开(公告)日：2023-09-22
申请号：CN202110993095.1
申请日：2021-08-27
Applicant: 北京大学
IPC: G06F30/327 , G06F30/33
Abstract: 本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
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公开(公告)号：CN111898335A
公开(公告)日：2020-11-06
申请号：CN202010578076.8
申请日：2020-06-23
Applicant: 北京大学
IPC: G06F30/398 , G06F30/33 , G06F30/367 , G06F119/02
Abstract: 本发明公布了一种电路可靠性分析方法，涉及集成电路可靠性设计技术，首先综合电路，进行路径分析和计算工作负载，获得关键路径上每个逻辑门的输入条件和负载条件以及退化程度；再进行晶体管级蒙特卡洛仿真，利用晶体管级的仿真退化信息，而无需建立电路退化感知标准单元库，从而使得仿真结果更准确，加速电路中节点的应用，且支持统计静态时序分析。
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