-
公开(公告)号：CN114510900B
公开(公告)日：2024-07-16
申请号：CN202210036319.4
申请日：2022-01-13
Applicant: 北京大学
IPC: G06F30/394 , G06F9/451 , G06F111/04
Abstract: 本发明公布了一种用于模拟电路版图布线的交互式编辑方法及工具，通过使用命令行窗口或图形化界面对版图布线进行交互式编辑，交互式地产生布线约束，实现实时、高效地调整版图布线结果；包括：利用模拟电路版图自动工具生成初始模拟电路版图，并展示在可视化界面上；定义布线命令集，通过命令行键入布线命令序列/命令流；将布线命令序列转化为布线内部操作命令，交互式地产生布线约束，并记录在模拟电路版图设计的数据结构中；通过设计布线拓扑优化算法，快速调整对应线网结点的布线拓扑，对布线结果进行实时更新。采用本发明的技术方案，能够在提升模拟电路版图设计效率的同时保证了版图设计的质量。
-
公开(公告)号：CN113836844A
公开(公告)日：2021-12-24
申请号：CN202110993095.1
申请日：2021-08-27
Applicant: 北京大学
IPC: G06F30/327 , G06F30/33
Abstract: 本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
-
公开(公告)号：CN112257364A
公开(公告)日：2021-01-22
申请号：CN202011143632.5
申请日：2020-10-23
Applicant: 北京大学
IPC: G06F30/3315 , G06F115/10
Abstract: 本发明公布了一种GPU加速计算的集成电路静态时序分析方法，包括：计算RC时延和进行延迟更新；将输入电路信息表示为电路结构图，对电路结构图进行扁平化，将电路结构图中的边关系表示为父结点指针或压缩邻接表形式，并设计电路结构图上的动态规划和拓扑排序算法，设计集成电路的静态时序分析的GPU算法；GPU算法符合单指令多线程体系结构，使得CPU‑GPU计算任务的时间合并。采用本发明提供的技术方案，能够降低集成电路静态时序分析的成本，进而提升时序驱动的芯片设计自动化算法的性能。
-
公开(公告)号：CN116882346A
公开(公告)日：2023-10-13
申请号：CN202310843291.X
申请日：2023-07-11
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/367 , G06F119/04 , G06F119/14
Abstract: 本发明公开了一种基于解析模型的晶体管老化应力计算方法，是一种解析式自动生成方法，适用于老化机制为偏压温度不稳定性(bias temperature instability，BTI)和热载流子退化(hot carrier degradation，HCD)的晶体管，本发明的解析模型根据门级仿真得到的统计性动态信息如占空比(duty factor，DF)和翻转率(toggle rate，TR)计算内部晶体管的应力，所使用的解析式通过晶体管级的逻辑仿真自动化生成，且支持不同种老化机制的应力分析。
-
公开(公告)号：CN115859899B
公开(公告)日：2023-05-16
申请号：CN202310124963.1
申请日：2023-02-06
Applicant: 北京大学
IPC: G06F30/392 , G06F30/394
Abstract: 本发明公布了一种多驱动能力的集成电路标准单元版图迁移的方法，将集成电路某个驱动能力的标准单元已完成的版图作为参考版图，其余的驱动能力下的标准单元待生成的版图作为目标版图；根据参考版图逐步得到所需驱动能力下的标准单元的目标版图；再将参考版图和目标版图划分为四类信息：布局的几何信息、布局的拓扑信息、布线的几何信息、布线的拓扑信息；通过迁移布局信息得到布局版图、计算布局间的几何变换、生成斯坦纳树、进行布线网格规划、通过带约束的A星算法得到最终布线版图，实现性能优越的标准单元版图自动布局布线。
-
Patent Agency Ranking
公开(公告)号：CN115809624B
公开(公告)日：2023-04-21
申请号：CN202310049657.6
申请日：2023-02-01
Applicant: 北京大学
IPC: G06F30/337 , G06N3/0985
Abstract: 本发明公布了一种集成电路微带线传输线自动化分析设计方法，基于深度学习技术进行微带线分析和综合，通过构建深度学习神经网络微带线分析模型作为替代模型，用于准确高效地根据微带线设计参数预测微带线特性参数；构建基于神经网络的生成模型用于微带线综合，包括设计参数生成，优化和选择。采用本发明的技术方案，大大加速了神经网络模型训练过程，可以更加准确且高效地预测得到符合微带线特性参数设计目标的设计参数。
-
公开(公告)号：CN115809624A
公开(公告)日：2023-03-17
申请号：CN202310049657.6
申请日：2023-02-01
Applicant: 北京大学
IPC: G06F30/337 , G06N3/0985
Abstract: 本发明公布了一种集成电路微带线传输线自动化分析设计方法，基于深度学习技术进行微带线分析和综合，通过构建深度学习神经网络微带线分析模型作为替代模型，用于准确高效地根据微带线设计参数预测微带线特性参数；构建基于神经网络的生成模型用于微带线综合，包括设计参数生成，优化和选择。采用本发明的技术方案，大大加速了神经网络模型训练过程，可以更加准确且高效地预测得到符合微带线特性参数设计目标的设计参数。
-
公开(公告)号：CN118839662A
公开(公告)日：2024-10-25
申请号：CN202410852094.9
申请日：2024-06-28
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/398 , G06F30/23 , G06F119/08
Abstract: 本发明公开了一种集成芯片稳态热仿真方法，包括以下步骤：获取输入信息和相关参数，建立模型；对获取得到的输入信息进行粗、细粒度网格划分；在划分后的粗、细网格上依次建立方程并快速求解，进而获得每个细粒度网格的温度；更新热学参数，通过迭代细化，得到非线性和材料异质性的三维集成系统的多尺度温度分布；最后将得到的多尺度温度分布按照输入的模块布局信息整理输出到文件中，并进行可视化展示。本发明提供的一种集成芯片稳态热仿真方法，可以更加准确且高效地处理细粒度和多尺度的结构，并且有利于并行化；可以处理非线性热导率和非线性泄漏功耗，可以达到高精度和高效率。
-
公开(公告)号：CN118073279A
公开(公告)日：2024-05-24
申请号：CN202410178542.1
申请日：2024-02-09
Applicant: 北京大学
IPC: H01L21/8234 , H01L27/088 , H01L23/528 , H01L23/48 , H05K1/18
Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备，该方法包括：在衬底上形成有源结构；基于正面有源结构，形成正面晶体管的正面器件层；在正面器件层上进行后道工艺处理，以形成正面互连层；第一正面互连层、第二正面互连层和第三正面互连层中的任意两个互连层电学连接；倒片并去除衬底；基于背面有源结构，形成背面晶体管的背面器件层；在背面器件层上进行后道工艺处理，以形成背面互连层；第一背面互连层、第二背面互连层和第三背面互连层中的任意两个互连层电学连接。通过本申请，可以提高半导体结构的空间利用率。
-
公开(公告)号：CN117371371A
公开(公告)日：2024-01-09
申请号：CN202311273502.7
申请日：2023-09-28
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/3308 , G06F30/327
Abstract: 本申请涉及一种电路门级逻辑仿真方法、装置、计算机设备和存储介质。所述方法包括：对仿真电路的逻辑单元库进行预处理，获得逻辑扩展状态表；根据预设处理算法对仿真电路进行并行分析，获得目标并行计算方案；基于目标并行计算方案和逻辑扩展状态表进行仿真，获得目标逻辑仿真结果。采用本方法能够实现了灵活、通用的并行门级逻辑仿真、节省仿真计算的成本以及加快并行计算的执行效率。
-
-
-
-
-
-
-
-
-
Search Results
34
records
(took 0.041 seconds)
