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公开(公告)号:CN110957299B
公开(公告)日:2021-12-31
申请号:CN201910916829.9
申请日:2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本发明的实施例提供了半导体结构及其形成方法。半导体结构包括半导体衬底;第一导电部件和第二导电部件,设置在半导体衬底上;以及交错的介电部件,插入在第一导电部件和第二导电部件之间。交错的介电部件包括相互交叉的第一介电层和第二介电层。第一介电层包括第一介电材料,并且第二介电层包括与第一介电材料不同的第二介电材料。
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公开(公告)号:CN110970366A
公开(公告)日:2020-04-07
申请号:CN201910922353.X
申请日:2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 一种集成电路的制造方法,包含露出多个通道区,所述通道区包含p型通道区和n型通道区;形成栅极介电层于露出的通道区上方;以及形成功函数金属结构于栅极介电层上方。功函数金属结构包含形成于p型通道区上方的p型功函数金属部分和形成于n型通道区上方的n型功函数金属部分,且p型功函数金属部分比n型功函数金属部分薄。此方法还包含形成填充金属层于功函数金属结构上方,使得填充金属层直接接触p型功函数金属部分和n型功函数金属部分两者。
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公开(公告)号:CN110943081A
公开(公告)日:2020-03-31
申请号:CN201910813498.6
申请日:2019-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 本公开提供一种半导体装置,其包括第一装置鳍状物与第二装置鳍状物、第一虚置鳍状物与第二虚置鳍状物以及第三装置鳍状物与第四装置鳍状物。第一装置鳍状物与第二装置鳍状物其各自位于半导体装置的第一区中。第一区具有第一图案密度。第一虚置鳍状物位于第一区中。第一虚置鳍状物位于第一装置鳍状物与第二装置鳍状物之间。第一虚置鳍状物具有第一高度。第三装置鳍状物与第四装置鳍状物,各自位于半导体装置的第二区中。第二区具有第二图案密度,且第二图案密度大于第一图案密度。第二虚置鳍状物位于第二区中。第二虚置鳍状物位于第三装置鳍状物与第四装置鳍状物之间。第二虚置鳍状物具有第二高度,且第二高度大于第一高度。
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公开(公告)号:CN110660854A
公开(公告)日:2020-01-07
申请号:CN201910126403.3
申请日:2019-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L21/768
Abstract: 一种半导体装置的制造方法,包括在半导体元件上方形成遮罩层,其中半导体元件包含:栅极结构;第一层,设置于栅极结构上方;以及层间介电质,设置于第一层的侧壁上,且其中遮罩层定义开口暴露出第一层的一部分和层间介电质的一部分;进行第一蚀刻工艺,以通过开口蚀刻第一层的一部分和层间介电质的一部分;在进行第一蚀刻工艺之后,在开口中形成一衬垫层;在形成衬垫层之后,进行第二蚀刻工艺,其中第二蚀刻工艺使开口向下延伸而穿过第一层和穿过栅极结构;以及在进行第二蚀刻工艺之后,以第二层填充开口。
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公开(公告)号:CN103531477B
公开(公告)日:2016-04-06
申请号:CN201210479477.3
申请日:2012-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823821
Abstract: 提供了形成具有优越的重复性和可靠性的半导体FinFET器件的方法和结构,所述方法和结构包括提供精确形成在半导体鳍下方的APT(抗穿通)层。在形成半导体鳍的材料形成之前,形成n型APT层和p型APT层。在一些实施例中,在精确设定位置的APT层和半导体鳍之间加入阻挡层。采用离子注入方法和外延生长方法在半导体衬底表面中形成适当掺杂的APT层。采用外延生长/沉积方法在APT层上方形成鳍材料。本发明提供了具有位于下方的嵌入式抗穿通层的FinFET方法和结构。
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公开(公告)号:CN109427552B
公开(公告)日:2023-05-23
申请号:CN201711131821.9
申请日:2017-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 本公开一些实施例提供半导体装置的形成方法,包括提供基板以及基板上的图案化层,其中基板包含多个结构以接受处理工艺;形成至少一开口于图案化层中,其中结构部分地露出于至少一开口中;进行方向性蚀刻,使至少一开口于第一方向中的尺寸扩大,以形成至少一扩大的开口;以及经由至少一扩大的开口对结构进行处理工艺。
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公开(公告)号:CN110943042A
公开(公告)日:2020-03-31
申请号:CN201910822738.9
申请日:2019-09-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 本发明提供一种集成电路的制作方法,在一些例子中,包括接收工件,且工件包括基板与自基板延伸的多个鳍状物,形成第一层于鳍状物的每一者的侧表面上,使第一层界定的沟槽延伸于鳍状物之间,形成切割结构于沟槽中,形成第一栅极结构于鳍状物的第一鳍状物上,并形成第二栅极结构于鳍状物的第二鳍状物上,使切割结构位于第一栅极结构与第二栅极结构之间。
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公开(公告)号:CN110729191A
公开(公告)日:2020-01-24
申请号:CN201811396062.3
申请日:2018-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/28 , H01L27/088
Abstract: 一种方法包括去除伪栅极以在栅极间隔件之间留下沟槽,形成延伸到沟槽中的栅极电介质,在栅极电介质上方沉积金属层,其中,金属层包括延伸到沟槽中的部分,将填充区沉积到沟槽中,其中,金属层具有位于填充区的相对侧上的第一垂直部分和第二垂直部分,回蚀刻金属层,其中,填充区至少比金属层凹进得更少,以及金属层的部分的剩余部分形成栅电极,将介电材料沉积到沟槽中,并且实施平坦化以去除介电材料的多余部分。介电材料的位于沟槽中的部分在栅电极上方形成介电硬掩模的至少部分。本发明的实施例涉及减少金属栅极的回蚀刻中的图案负载。
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公开(公告)号:CN108122839A
公开(公告)日:2018-06-05
申请号:CN201710695218.7
申请日:2017-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8232 , H01L21/8238 , H01L27/092
CPC classification number: H01L27/0207 , H01L21/30604 , H01L21/32139 , H01L21/76895 , H01L21/823431 , H01L21/823437 , H01L21/823475 , H01L21/823481 , H01L23/528 , H01L27/0886 , H01L27/11807 , H01L29/0649 , H01L2027/11851 , H03K19/0944 , H01L21/8232 , H01L21/8238 , H01L27/092
Abstract: 一种制造半导体装置的方法包括在衬底上方提供材料并在所述材料的两个相对的侧壁上分别形成单独的栅极电极线。因此,可使所述栅极电极线之间的切口的宽度最小化。这会缩短所述半导体装置的单元的高度,从而增加所述半导体装置的单元密度。
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公开(公告)号:CN106711045A
公开(公告)日:2017-05-24
申请号:CN201610993412.9
申请日:2016-11-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/423
CPC classification number: H01L29/66545 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L21/823814 , H01L21/823821 , H01L21/823842 , H01L21/823864 , H01L21/823878 , H01L27/0886 , H01L27/0924 , H01L29/66795 , H01L29/42372
Abstract: 一种切割金属栅极的方法,此方法包括在基板上形成第一鳍与第二鳍。此第一鳍具有第一栅极区域且此第二鳍具有第二栅极区域。此方法亦包括在此第一及第二栅极区域上形成金属栅极接线。此金属栅极接线从第一鳍延伸至第二鳍。此方法亦包括施加线切割以将金属栅极接线分为第一子金属栅极接线及第二子金属栅极接线,并且在线切割中形成隔离区域。
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